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JP3077172B2 - Switching power supply - Google Patents

Switching power supply

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Publication number
JP3077172B2
JP3077172B2 JP02174249A JP17424990A JP3077172B2 JP 3077172 B2 JP3077172 B2 JP 3077172B2 JP 02174249 A JP02174249 A JP 02174249A JP 17424990 A JP17424990 A JP 17424990A JP 3077172 B2 JP3077172 B2 JP 3077172B2
Authority
JP
Japan
Prior art keywords
power supply
slave
master
terminal
reference voltage
Prior art date
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Expired - Lifetime
Application number
JP02174249A
Other languages
Japanese (ja)
Other versions
JPH0469016A (en
Inventor
寿市 村山
Original Assignee
デンセイ・ラムダ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by デンセイ・ラムダ株式会社 filed Critical デンセイ・ラムダ株式会社
Priority to JP02174249A priority Critical patent/JP3077172B2/en
Publication of JPH0469016A publication Critical patent/JPH0469016A/en
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Description

【発明の詳細な説明】 [産業上の利用分野] 本発明はマスター電源の基準電圧に基づいてスレーブ
電源を並列運転することが可能なスイッチング電源装置
に関する。
Description: TECHNICAL FIELD The present invention relates to a switching power supply device capable of operating slave power supplies in parallel based on a reference voltage of a master power supply.

[従来の技術] 一般にこの種の電源装置は、第4図に示すように直流
入力電圧Viが一次側と二次側とを絶縁するトランス1の
一次巻線に印加され、一次巻線にはスイッチング素子2
が直列に接続されてインバータを形成している。そし
て、入力電圧Viをチョッピングしてトランス1の一次巻
線に印加することにより、トランス1の二次巻線に誘起
された電圧は整流平滑回路3により整流平滑されて負荷
4に一定の直流出力電圧Voを供給する。また、電源装置
は出力電圧Voに基づきスイッチング素子2を制御するた
めの帰還回路を備えており、この帰還回路は前記直流出
力電圧Voを抵抗R1と抵抗R2とにより分圧した検出電圧を
演算増幅器5の非反転入力端子に供給するとともに、こ
の検出電圧を反転入力側端子に供給される基準電圧と比
較し、演算増幅器5から出力される比較信号をコントロ
ールIC6に入力し、このコントロールIC6にて前記比較信
号に応じた導通幅を有するパルスに変換し、このパルス
によりスイッチング素子2をオン,オフ制御することに
より、基準電圧に基づく出力電圧Voを安定して得るよう
にしている。また、電源装置は例えば直流入力電圧Viを
入力する制御用電源7を備えており、この制御用電源7
の出力(例えば+15V)を前記コントロールIC6の電源と
して供給している。また、制御用電源7の出力は基準電
圧発生回路8に供給され、この基準電圧発生回路8から
例えば+5Vの基準電圧VREFを出力するようになってい
る。また、電源装置は複数台の電源を並列運転するため
のマスター・スレーブ回路9を備えており、これは基準
電圧発生装置8からの出力である基準電圧VREFが入力優
先回路10を介して供給されるスレーブ端子11と、基準電
圧VREFが出力優先回路12を介して供給されるマスター端
子13とを有し、入力優先回路10は基準電圧VREFが演算増
幅器14の非反転入力端子に印加され、この演算増幅器14
の出力端子は電流制限用の抵抗R3を介してスレーブ端子
11に接続され、演算増幅器14の反転入力端子が抵抗R3
スレーブ端子11との接続点に接続されている。また、出
力優先回路12は基準電圧VREFが演算増幅器15の非反転入
力端子に印加され、この出力端子は抵抗R4を介してマス
ター端子13に接続され、演算増幅器15の反転入力端子が
抵抗R4とマスター端子13との接続点に接続されている。
また、前記帰還回路の演算増幅器5の反転入力端子に
は、前記スレーブ端子11に供給される基準電圧VREFが抵
抗R5と抵抗R6とで分圧されて供給されるようになってい
る。また、抵抗R3は抵抗R4より大きい抵抗値に設定され
ている。
[Prior Art] Generally, in this type of power supply device, as shown in FIG. 4, a DC input voltage Vi is applied to a primary winding of a transformer 1 that insulates a primary side and a secondary side, and the primary winding has Switching element 2
Are connected in series to form an inverter. Then, by chopping the input voltage Vi and applying it to the primary winding of the transformer 1, the voltage induced in the secondary winding of the transformer 1 is rectified and smoothed by the rectifying and smoothing circuit 3, and a constant DC output is applied to the load 4. Supply voltage Vo. The power supply apparatus includes a feedback circuit for controlling the switching element 2 based on the output voltage Vo, the dividing the detected voltage by the feedback circuit to the DC output voltage Vo with the resistors R 1 and R 2 The detection voltage is supplied to a non-inverting input terminal of the operational amplifier 5, and the detected voltage is compared with a reference voltage supplied to an inverting input terminal. A comparison signal output from the operational amplifier 5 is input to a control IC 6, and the control IC 6 Is converted into a pulse having a conduction width corresponding to the comparison signal, and the switching element 2 is turned on and off by this pulse, so that the output voltage Vo based on the reference voltage is stably obtained. The power supply device includes a control power supply 7 for inputting, for example, a DC input voltage Vi.
(For example, +15 V) is supplied as the power supply of the control IC 6. The output of the control power supply 7 is supplied to a reference voltage generation circuit 8, and the reference voltage generation circuit 8 outputs a reference voltage V REF of, for example, + 5V. The power supply device includes a master / slave circuit 9 for operating a plurality of power supplies in parallel. The reference voltage V REF output from the reference voltage generator 8 is supplied via an input priority circuit 10. applying a slave terminal 11, and a master terminal 13 to the reference voltage V REF is supplied via the output priority circuit 12, the input priority circuit 10 is the reference voltage V REF is the non-inverting input terminal of the operational amplifier 14 to be This operational amplifier 14
The slave terminal of the output terminal via the resistor R 3 for current limitation
Is connected to 11, an inverting input terminal of the operational amplifier 14 is connected to a connection point between the resistor R 3 and the slave terminal 11. Further, the output priority circuit 12 is the reference voltage V REF is applied to the non-inverting input terminal of the operational amplifier 15, the output terminal is connected to the master terminal 13 through a resistor R 4, the inverting input terminal of the operational amplifier 15 a resistor It is connected to a connection point between R 4 and the master terminal 13.
The reference voltage V REF supplied to the slave terminal 11 is supplied to the inverting input terminal of the operational amplifier 5 of the feedback circuit by being divided by the resistors R 5 and R 6 . . The resistor R 3 is set to a resistance R 4 is greater than the resistance value.

このように構成された電源を複数台並列運転するに
は、そのうちの一台をマスター電源Aとし、他の電源を
スレーブ電源B1,B2,B3とし、第5図に示すようにマスタ
ー電源Aのマスター端子13をスレーブ電源B1,B2,B3の各
スレーブ端子11に並列接続するものであり、これによっ
てマスター電源Aのマスター端子13に供給された基準電
圧VREFに基づき、基準電圧のバランスが取られた状態で
全ての電源A,B1,B2,B3が並列運転されるものである。こ
れは、マスター電源Aのマスター端子13とスレーブ電源
B1,B2,B3のスレーブ端子11とを接続した場合、入力優先
回路10の抵抗R3は出力優先回路12の抵抗R4に比べ十分大
きな抵抗値に設定されているため、マスター電源Aの基
準電圧VREFに応じてマスター端子13からスレーブ端子11
側に電流が流れ込み、あるいはスレーブ端子11からマス
ター端子13側に電流が吸い込まれて基準電圧のバランス
が取られるものである。
To operate a plurality of power supplies configured in this way in parallel, one of them is used as a master power supply A and the other power supplies are used as slave power supplies B 1 , B 2 , B 3, and as shown in FIG. The master terminal 13 of the power supply A is connected in parallel to the slave terminals 11 of the slave power supplies B 1 , B 2 , and B 3 , whereby, based on the reference voltage V REF supplied to the master terminal 13 of the master power supply A, All the power supplies A, B 1 , B 2 , B 3 are operated in parallel with the reference voltages balanced. These are the master terminal 13 of the master power supply A and the slave power supply.
When the slave terminals 11 of B 1 , B 2 , and B 3 are connected, the resistance R 3 of the input priority circuit 10 is set to a sufficiently large resistance value compared to the resistance R 4 of the output priority circuit 12, so that the master power supply The master terminal 13 to the slave terminal 11 according to the reference voltage VREF of A
A current flows into the master terminal 13 or a current flows from the slave terminal 11 to the master terminal 13 to balance the reference voltage.

一方、スレーブ端子11の開放状態においては入力優先
回路10から出力される基準電圧VREFが帰還回路の演算増
幅器5の反転入力端子に供給される。
On the other hand, when the slave terminal 11 is open, the reference voltage V REF output from the input priority circuit 10 is supplied to the inverting input terminal of the operational amplifier 5 of the feedback circuit.

[発明が解決しようとする課題] 上記従来技術においては、マスター電源Aに何らかの
異常が発生し、基準電圧発生回路8から出力される基準
電圧VREFが低下した場合、スレーブ電源B1,B2,B3のスレ
ーブ端子11からマスター電源Aのマスター端子13側に電
流が吸い込まれ、このためマスター電源Aの異常がスレ
ーブ電源B1,B2,B3に及び、スレーブ電源B1,B2,B3の基準
電圧VREFも低下しマスター電源Aのみならずスレーブ電
源B1,B2,B3も異常状態に陥るという問題点を有してい
た。
[Problems to be Solved by the Invention] In the above-described conventional technique, when some abnormality occurs in the master power supply A and the reference voltage V REF output from the reference voltage generation circuit 8 decreases, the slave power supplies B 1 and B 2 , current is drawn from the slave terminal 11 of the B 3 to the master terminal 13 side of the master power supply a, Therefore abnormality of the master power supply a is Oyobi the slave power supply B 1, B 2, B 3 , the slave power supply B 1, B 2 , the slave supply B 1 not only the master power supply a also drops the reference voltage V REF of B 3, B 2, B 3 also has a problem that falls into the abnormal state.

このような問題点に対し、例えば特開平1−129718号
公報などには、主レギュレータの故障により、従レギュ
レータに備えた比較器が不適切な主レギュレータの制御
信号を検知すると、比較器とスイッチを介して接続され
たセンス・アンプからの出力を電流モード制御信号とし
て供給し、各従レギュレータ毎に制御を行なう直流安定
化電源装置が開示されている。
In response to such a problem, for example, Japanese Patent Application Laid-Open No. 1-129718 discloses that when a comparator provided in a slave regulator detects an inappropriate control signal of the main regulator due to a failure of the main regulator, the comparator and the switch are switched. There is disclosed a stabilized DC power supply that supplies an output from a sense amplifier connected via a current regulator as a current mode control signal and controls each slave regulator.

しかし、上記特開平1−129718号公報における構成で
は、主レギュレータの故障を、これとは別の従レギュレ
ータで個々に検知している上に、実際に主レギュレータ
が故障すると、従レギュレータに備えたセンス・アンプ
を利用して、各従レギュレータが独自の制御を行うよう
になっており、これでは主レギュレータに何らかの異常
が発生した場合に、その後残った従レギュレータ間で並
列運転を継続できない懸念を生じる。
However, in the configuration disclosed in Japanese Patent Application Laid-Open No. 1-129718, the failure of the main regulator is individually detected by another slave regulator, and when the main regulator actually fails, the slave regulator is provided. Each slave regulator uses its own sense amplifier to perform its own control.In this case, if any abnormality occurs in the main regulator, there is concern that parallel operation cannot be continued between the remaining slave regulators. Occurs.

本発明は上記問題点を解決するものであり、マスター
電源に何らかの異常が発生した場合においても、スレー
ブ電源側に影響を与えずスレーブ電源の並列運転を継続
し得るスイッチング電源装置を提供することを目的とす
る。
The present invention has been made to solve the above problems, and has an object to provide a switching power supply device that can continue parallel operation of slave power supplies without affecting the slave power supply side even when some abnormality occurs in the master power supply. Aim.

[課題を解決するための手段] 本発明は、基準電圧が入力優先回路を介して供給され
るスレーブ端子と、基準電圧が出力優先回路を介して供
給されるマスター端子とを有し、スイッチング素子を制
御する帰還回路における検出電圧との比較用として前記
スレーブ端子に供給される基準電圧を供給してなる電源
を複数台備え、このうちの一台をマスター電源、他をス
レーブ電源とし、前記マスター電源のマスター端子を前
記スレーブ電源のスレーブ端子に接続し、前記マスター
電源の基準電圧に基づいて前記スレーブ電源を並列運転
するスイッチング電源装置において、電源の異常動作状
態でオフ動作して前記マスター端子出力を遮断するスイ
ッチ手段を前記出力優先回路の出力側に接続するととも
に、前記マスター電源に異常が発生すると、相互に接続
された前記スレーブ端子により前記スレーブ電源同士で
基準電圧のバランスを取るように構成したものである。
Means for Solving the Problems The present invention provides a switching element having a slave terminal to which a reference voltage is supplied via an input priority circuit, and a master terminal to which a reference voltage is supplied via an output priority circuit. A plurality of power supplies for supplying a reference voltage supplied to the slave terminal for comparison with a detection voltage in a feedback circuit for controlling the power supply, one of which is a master power supply, the other is a slave power supply, and the master is a power supply. In a switching power supply device in which a master terminal of a power supply is connected to a slave terminal of the slave power supply and the slave power supplies are operated in parallel based on a reference voltage of the master power supply, the switching operation is performed in an abnormal operation state of the power supply and the master terminal output A switch means for shutting off is connected to the output side of the output priority circuit, and when an abnormality occurs in the master power supply, The slave terminals connected to each other are configured to balance reference voltages between the slave power supplies.

[作 用] 上記構成によって、マスター電源が異常状態になると
スイッチ手段のオフ動作によりマスター電源のマスター
端子が切り離されるとともに、スレーブ電源は相互に接
続されたスレーブ端子により基準電圧のバランスを取っ
て並列運転される。これによりスレーブ電源はマスター
電源の異常の影響を受けることなく、スレーブ電源同士
で並列運転を継続しながら、負荷に安定した出力電圧を
供給し続けることができる。
[Operation] According to the above configuration, when the master power supply becomes abnormal, the switch means is turned off to disconnect the master terminal of the master power supply, and the slave power supplies are connected in parallel by balancing the reference voltage by the mutually connected slave terminals. Be driven. This allows the slave power supply to continue supplying a stable output voltage to the load while continuing the parallel operation between the slave power supplies without being affected by the abnormality of the master power supply.

[実施例] 以下、本発明の実施例を添付図面を参照して説明す
る。尚、第4図及び第5図と同一部分に同一符号を付し
その詳細な説明を省略する。
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. 4 and 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.

第1図は本発明の第1実施例を示し、直流入力電圧Vi
をトランス1の一次巻線に印加し、スイッチング素子2
のオン,オフ動作により二次巻線に誘起された電圧を整
流平滑回路3で整流平滑して負荷4に供給するととも
に、演算増幅器5にてスレーブ端子11に供給された基準
電圧VREFと検出電圧との比較を行い、この比較した信号
に基づきコントロールIC6にてスイッチング素子2のオ
ン,オフ制御を行うことは第4図と同一である。
FIG. 1 shows a first embodiment of the present invention, in which a DC input voltage Vi
Is applied to the primary winding of the transformer 1, and the switching element 2
The voltage induced in the secondary winding by the on / off operation is rectified and smoothed by the rectifying and smoothing circuit 3 and supplied to the load 4, and the operational amplifier 5 detects the reference voltage V REF supplied to the slave terminal 11. The comparison with the voltage and the control IC 6 controls the switching element 2 to turn on and off based on the compared signal are the same as in FIG.

マスター・スレーブ回路9において、スレーブ端子11
側の入力優先回路10は第4図と同様に演算増幅器14及び
抵抗R3により構成されており、マスター端子13側の出力
優先回路12も第4図と同様に演算増幅器15及び抵抗R4
ら構成されている。しかし、抵抗R4とマスター端子13と
の間にスイッチ手段たるMOS型のFET16を挿入接続してい
る点で第4図と相違している。つまり第1図において
は、このFET16のソースを抵抗R4と演算増幅器15の反転
入力端子との接続点に接続するとともに、ドレインとマ
スター端子13とを接続している。また、FET16のゲート
には電源の異常状態で電圧低下する内部電圧+V、例え
ば制御用電源7の出力電圧を抵抗R7と抵抗R8で分圧して
印加している。そして、第5図と同様にマスター電源の
マスター端子13とスレーブ電源B1,B2,B3のスレーブ端子
11とを接続している。
In the master / slave circuit 9, the slave terminal 11
Input priority circuit 10 side is constituted by FIG. 4 similarly to operational amplifier 14 and resistors R 3, even if the output priority circuit 12 of the master terminal 13 side from FIG. 4 similarly to operational amplifier 15 and resistors R 4 It is configured. However, differs from the Fig. 4 in that the inserted and connected FET16 switch means serving MOS type between the resistor R 4 and the master terminal 13. That is, in the FIG. 1, as well as connecting the source of the FET16 to a connection point between the resistor R 4 and the inverting input terminal of the operational amplifier 15, and connects the drain and the master terminal 13. Further, an internal voltage + V, for example, an output voltage of the control power supply 7, which is divided by a resistor R 7 and a resistor R 8 , is applied to the gate of the FET 16. Then, similarly to FIG. 5, the master terminal 13 of the master power supply and the slave terminals of the slave power supplies B 1 , B 2 , B 3
11 and connected.

次に上記構成につきその作用を説明すると、正常動作
中においては、内部電圧+Vが抵抗R7,R8で分圧されてF
ET16のゲートバイアス電圧として供給され、このゲート
バイアス電圧によりFET16はオン動作状態となり、ソー
ス・ドレイン間の双方向に電流が流れることができる。
そして、マスター電源Aの基順電圧VREFに基づき基準電
圧のバランスが取られた状態で、第4図と同様にスレー
ブ電源B1,B2,B3の並列運転を行うことができる。
Next, the operation of the above configuration will be described. During a normal operation, the internal voltage + V is divided by the resistors R 7 and R 8 and F
The FET 16 is supplied as a gate bias voltage of the ET 16, and the FET 16 is turned on by the gate bias voltage, so that current can flow in both directions between the source and the drain.
Then, in a state where the reference voltages are balanced based on the base voltage V REF of the master power supply A, the parallel operation of the slave power supplies B 1 , B 2 , and B 3 can be performed as in FIG.

一方、マスター電源Aに何らかの異常が発生すると、
内部電圧+Vが低下しゲートバイアス電圧が低下してFE
T16がオフ動作し、マスター電源Aのマスター端子13は
スレーブ電源B1,B2,B3のスレーブ端子11と切り離され、
これによりスレーブ電源B1,B2,B3は相互に接続されたス
レーブ端子11により基準電圧のバランスを取って並列運
転される。
On the other hand, if any abnormality occurs in the master power supply A,
The internal voltage + V decreases, the gate bias voltage decreases, and FE
T16 is turned OFF, the master terminal 13 of the master power supply A is disconnected from the slave terminal 11 of the slave power source B 1, B 2, B 3 ,
As a result, the slave power supplies B 1 , B 2 , and B 3 are operated in parallel by balancing the reference voltages by the mutually connected slave terminals 11.

このように上記実施例においては、マスター電源Aに
異常が発生した場合にFET16がオフ動作することにより
マスター端子13を遮断するものであるため、マスター電
源Aに何らかの異常が発生して基準電圧VREFが低下して
もスレーブ電源B1,B2,B3に影響を及ぼす心配はない。ま
た、マスター電源Aが異常状態になると、スレーブ電源
B1,B2,B3は相互に接続されたスレーブ端子11により、各
スレーブ端子11の基準電圧VREFのバランス状態で並列運
転の継続が可能となる。
As described above, in the above-described embodiment, when an abnormality occurs in the master power supply A, the FET 16 is turned off to shut off the master terminal 13, so that any abnormality occurs in the master power supply A and the reference voltage V Even if REF decreases, there is no fear of affecting the slave power supplies B 1 , B 2 , B 3 . When the master power supply A becomes abnormal, the slave power supply
The slave terminals 11 connected to B 1 , B 2 , and B 3 enable the parallel operation to be continued in a balanced state of the reference voltage V REF of each slave terminal 11.

第2図は本発明の第2実施例を示しており、第1実施
例と同一部分に同一符号を付し同一箇所の説明を省略し
て説明すると、この例ではマスタースレーブ回路9にお
いて、FET16のソースは演算増幅器15の出力端に接続し
た抵抗R4に接続されているとともに、ドレインはマスタ
ー端子13と演算増幅器15の反転入力端子との接続点に接
続している。そして、マスター電源Aの異常発生時に
は、第1実施例と同様にFET16がオフ動作することによ
りマスター端子13出力を遮断し、スレーブ電源B1,B2,B3
に影響を与えず、相互に接続されたスレーブ端子11によ
り、スレーブ電源B1,B2,B3同士で基準電圧のバランスを
取りながら並列運転する。この場合、スレーブ端子11か
らの電流がマスター端子13から演算増幅器15の反転入力
端子に流れ込むが、これは微小電流のためスレーブ電源
B1,B2,B3に影響を与える心配はない。
FIG. 2 shows a second embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description of the same parts is omitted. sources with is connected to the resistor R 4 connected to the output terminal of the operational amplifier 15, the drain is connected to the connection point between the inverting input terminal of the master terminal 13 and the operational amplifier 15. When an abnormality occurs in the master power supply A, the output of the master terminal 13 is shut off by turning off the FET 16 as in the first embodiment, and the slave power supplies B 1 , B 2 , B 3
, And the slave power supplies B 1 , B 2 , and B 3 operate in parallel while balancing the reference voltages among the slave power supplies B 1 , B 2 , and B 3 . In this case, the current from the slave terminal 11 flows from the master terminal 13 to the inverting input terminal of the operational amplifier 15.
There is no fear of affecting B 1 , B 2 and B 3 .

第3図は本発明の第3実施例を示し、第1実施例と同
一部分に同一符号を付し同一箇所の説明を省略して説明
すると、この例ではFET16に代えてリレー17を用いて構
成したものであり、抵抗R4とマスター端子13との間にリ
レー接点17Aが挿入接続されているとともに、抵抗R7,R8
と直列に励磁コイル17Bが接続されている。そして、マ
スター電源Aが正常動作中は内部電圧+Vによる励磁電
流が励磁コイル17Bに流れるためリレー接点17Aが閉成
し、基順電圧VREFが演算増幅器15及び抵抗R4を介してマ
スター端子13側に供給され、正常な並列運転が行われ
る。一方、マスター電源Aに何らかの異常が発生した場
合には内部電圧+Vが低下して励磁コイル17Bに流れる
電流が減少し、リレー接点17Aが開成し、これによって
マスター電源Aはスレーブ電源B1,B2,B3と切り離され、
相互に接続されたスレーブ端子11により、スレーブ電源
B1,B2,B3同士で基準電圧のバランスを取りながら並列運
転が継続される。
FIG. 3 shows a third embodiment of the present invention, in which the same parts as those in the first embodiment are denoted by the same reference numerals and the description of the same parts is omitted. In this example, a relay 17 is used instead of the FET 16. is obtained by construction, the relay contacts 17A are inserted and connected between the resistor R 4 and the master terminal 13, the resistor R 7, R 8
And an exciting coil 17B is connected in series. Then, in the master power supply A normal operation the exciting current by the internal voltage + V is closed relay contact 17A is to flow to the exciting coil 17B, the master terminal 13 based on forward voltage V REF via the operational amplifier 15 and resistors R 4 Side to perform normal parallel operation. On the other hand, if any abnormality occurs in the master power supply A, the internal voltage + V decreases, the current flowing in the exciting coil 17B decreases, and the relay contact 17A is opened, whereby the master power supply A becomes the slave power supplies B 1 , B 2 , B 3 and separated
A slave power supply is provided by the mutually connected slave terminals 11.
Parallel operation is continued while balancing the reference voltages among B 1 , B 2 , and B 3 .

なお本発明は上記各実施例に限定されるものではな
く、本発明の要旨の範囲内で種々の変形実施が可能であ
る。例えばスイッチング電源はフォワード型に限らずフ
ライバック型等の各種タイプに適用することができ、ま
たインバータのスイッチング素子はトランジスタを用い
ることができる。またマスター・スレーブ回路のスイッ
チ手段はFET,リレーに限らず、オン動作時に双方向に電
流が流れる特性をもつ他のスイッチ素子を用いてもよ
い。またスイッチ手段のオン,オフ動作を制御する内部
電圧は、電源内部の種々の異常状態を検知して電圧低下
を生ずる適宜な電圧を提供することにより、例えば異常
加熱発生時等にもスイッチ手段をオフ動作させてマスタ
ー端子出力を遮断することができる。
Note that the present invention is not limited to the above embodiments, and various modifications can be made within the scope of the present invention. For example, the switching power supply is not limited to the forward type and can be applied to various types such as a flyback type, and a transistor can be used as a switching element of the inverter. Further, the switch means of the master / slave circuit is not limited to the FET and the relay, and another switch element having a characteristic that current flows in both directions at the time of the ON operation may be used. The internal voltage for controlling the ON / OFF operation of the switch means detects various abnormal conditions inside the power supply and provides an appropriate voltage which causes a voltage drop, so that the switch means can be used even when abnormal heating occurs, for example. It can be turned off to shut off the master terminal output.

[発明の効果] 本発明は基準電圧が入力優先回路を介して供給される
スレーブ端子と、基準電圧が出力優先回路を介して供給
されるマスター端子とを有し、スイッチング素子を制御
する帰還回路における検出電圧との比較用として前記ス
レーブ端子に供給される基準電圧を供給してなる電源を
複数台備え、このうちの一台をマスター電源、他をスレ
ーブ電源とし、前記マスター電源のマスター端子を前記
スレーブ電源のスレーブ端子に接続し、前記マスター電
源の基準電圧に基づいて前記スレーブ電源を並列運転す
るスイッチング電源装置において、電源の異常動作状態
でオフ動作して前記マスター端子出力を遮断するスイッ
チ手段を前記出力優先回路の出力側に接続するととも
に、前記マスター電源に異常が発生すると、相互に接続
された前記スレーブ端子により前記スレーブ電源同士で
基準電圧のバランスを取るように構成したものであり、
マスター電源に何らかの異常が発生した場合において
も、スレーブ電源側に影響を与えずスレーブ電源の並列
運転を継続し得るスイッチング電源装置を提供すること
ができる。
[Effect of the Invention] The present invention has a slave terminal to which a reference voltage is supplied via an input priority circuit, and a master terminal to which a reference voltage is supplied via an output priority circuit, and controls a switching element. A plurality of power supplies that supply a reference voltage supplied to the slave terminal for comparison with the detection voltage in the above, one of which is a master power supply, the other is a slave power supply, and the master terminal of the master power supply is In a switching power supply device connected to a slave terminal of the slave power supply and operating the slave power supply in parallel based on a reference voltage of the master power supply, switch means for turning off the power supply in an abnormal operation state of the power supply and cutting off the output of the master terminal. Are connected to the output side of the output priority circuit, and when an abnormality occurs in the master power supply, they are connected to each other. Wherein the slave terminals are configured to balance reference voltages between the slave power supplies,
Even if any abnormality occurs in the master power supply, it is possible to provide a switching power supply that can continue the parallel operation of the slave power supplies without affecting the slave power supply.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の第1実施例を示すマスター・スレーブ
回路の回路構成図、第2図は本発明の第2実施例を示す
マスター・スレーブ回路の回路構成図、第3図は本発明
の第3実施例を示すマスター・スレーブ回路の回路構成
図、第4図は従来例を示すスイッチング電源の回路構成
図、第5図はマスター電源とスレーブ電源の接続状態を
示す一般的な概略説明図である。 5……演算増幅器(帰還回路) 8……基準電圧発生回路 10……入力優先回路 11……スレーブ端子 12……出力優先回路 13……マスター端子 16……FET(スイッチ手段) 17……リレー(スイッチ手段) A……マスター電源 B1,B2,B3……スレーブ電源
FIG. 1 is a circuit diagram of a master-slave circuit showing a first embodiment of the present invention, FIG. 2 is a circuit diagram of a master-slave circuit showing a second embodiment of the present invention, and FIG. FIG. 4 is a circuit configuration diagram of a switching power supply showing a conventional example, and FIG. 5 is a general schematic description showing a connection state between a master power supply and a slave power supply. FIG. 5 Operational amplifier (feedback circuit) 8 Reference voltage generation circuit 10 Input priority circuit 11 Slave terminal 12 Output priority circuit 13 Master terminal 16 FET (switch means) 17 Relay (switch means) A ...... master power supply B 1, B 2, B 3 ...... slave supply

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】基準電圧が入力優先回路を介して供給され
るスレーブ端子と、基準電圧が出力優先回路を介して供
給されるマスター端子とを有し、スイッチング素子を制
御する帰還回路における検出電圧との比較用として前記
スレーブ端子に供給される基準電圧を供給してなる電源
を複数台備え、このうちの一台をマスター電源、他をス
レーブ電源とし、前記マスター電源のマスター端子を前
記スレーブ電源のスレーブ端子に接続し、前記マスター
電源の基準電圧に基づいて前記スレーブ電源を並列運転
するスイッチング電源装置において、電源の異常動作状
態でオフ動作して前記マスター端子出力を遮断するスイ
ッチ手段を前記出力優先回路の出力側に接続するととも
に、前記マスター電源に異常が発生すると、相互に接続
された前記スレーブ端子により前記スレーブ電源同士で
基準電圧のバランスを取るように構成したことを特徴と
するスイッチング電源装置。
1. A detection circuit in a feedback circuit having a slave terminal to which a reference voltage is supplied via an input priority circuit and a master terminal to which a reference voltage is supplied via an output priority circuit, and controlling a switching element. A plurality of power supplies for supplying a reference voltage supplied to the slave terminal are provided for comparison with one another, one of which is a master power supply, the other is a slave power supply, and the master terminal of the master power supply is the slave power supply. A switching terminal connected to a slave terminal of the switching power supply and operating the slave power supply in parallel based on a reference voltage of the master power supply. Connected to the output side of the priority circuit, and when an error occurs in the master power supply, Switching power supply device being characterized in that configured to balance the reference voltage in the slave power supply to each other by pins.
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