JP3056141B2

JP3056141B2 - バスブリッジ回路

Info

Publication number: JP3056141B2
Application number: JP9231391A
Authority: JP
Inventors: 隆浩谷岡
Original assignee: 甲府日本電気株式会社
Priority date: 1997-08-27
Filing date: 1997-08-27
Publication date: 2000-06-26
Anticipated expiration: 2017-08-27
Also published as: JPH1173402A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバスブリッジ回路に
関し、特に共有メモリを有するマルチプロセッサシステ
ムにおいて複数のシステムバスを接続するバスブリッジ
回路に関する。

【０００２】

【従来の技術】共有メモリ型のマルチプロセッサシステ
ムを拡張するために複数のシステムバスをバスブリッジ
によって接続することによって、マルチプロセッサシス
テムの拡張性を高めることができる。例えば、特開平８
−２９７６４２号公報によれば、ディレクトリと呼ばれ
る一種のバスブリッジのよって２本のシステムバスを接
続し、さらにストアインキャッシュのコヒーレンシを維
持するための技術が記載されている。

【０００３】これによれば、ストアインキャッシュはＩ
Ｖ（Ｉｎｖａｌｉｄ：無効）、ＣＥ（ＣｌｅａｎＥｘ
ｃｌｕｓｉｖｅ：主記憶と一致かつ排他）、ＣＳ（Ｃｌ
ｅａｎＳｈａｒｅｄ：主記憶と一致かつ共有）,ＤＥ
（ＤｉｒｔｙＥｘｃｌｕｓｉｖｅ：主記憶と不一致か
つ排他）の４状態を持つ。このキャッシュは、キャッシ
ュミスヒット時にバスへ送出される共有ブロックリード
（ＳＢＲ）に対して、他のキャッシュがＤＥ状態のブロ
ックをリプライとして返す場合に同時に主記憶を更新
し、キャッシュをＣＳ状態に遷移させる。このキャッシ
ュプロトコルは、情報処理Ｖｏｌ．３２Ｎｏ．１（１９
９１）ｐｐ．６４−７３（以下、文献１という。）にお
いて紹介されているＩｌｌｉｎｏｉｓプロトコルをベー
スにしたものといえる。

【０００４】このような主記憶更新を伴うキャッシュ間
のデータ転送が一方のバス上に起こったときに更新すべ
き主記憶が他方のバスに接続されている場合、上記のデ
ィレクトリは一方のバスから受信したリプライを他方の
バス上へメモリブロックライトリクエストに変換して出
力するが、その具体的は方法については何ら開示されて
はいない。

【０００５】また、他の従来例として、複数のストアイ
ンキャッシュが接続されるローカルバスと、主記憶が接
続されるグローバルバスとを接続するバスブリッジがあ
る。このバスブリッジはストアインキャッシュのタグメ
モリのコピー（以下、キャッシュのタグと区別するため
にコピータグと記載する。）を備え、これでローカルバ
スとグローバルバスとをスヌープすることによって索引
・更新する。

【０００６】ここで用いられるバスはローカルバス、グ
ローバルバスともにバスステート１〜５から開始され
る。そして上記のコピータグは、ローカルバスおよびグ
ローバルバスの双方からの索引・更新タイミングをバス
ステートの特定タイミングに固定することにより、コピ
ータグのアクセス回路を単純化するとともに、コピータ
グへのアクセスの競合による待ち時間の発生を解消して
いる。

【０００７】図４は上記のコピータグへの索引・更新ア
ドレス送出のタイミングを示す説明図である。同図にお
いて、バスステート１〜５の間にローカルバスとグロー
バルバスからの索引と更新が折り畳まれている。バスス
テート３はリード／ライトを切り替えるためのデッドサ
イクルである。

【０００８】このシステムにおいて、ローカルバスに接
続されるストアインキャッシュは、Ｉ／Ｃ／ＤＥ／ＤＳ
の４状態を持ち、コピータグはＩ／Ｃ／ＤＥ／Ｄの４状
態を持つ。そしてストアインキャッシュおよびコピータ
グの状態は表１０に示すように保たれている。

【０００９】

【表１０】

【００１０】これらのキャッシュプロトコルは、ローカ
ルバス上のストアインキャッシュでは上記の文献１に記
載されたＢｅｒｋｌｅｙプロトコルをベースにしたもの
であり（以下、Ｉ／Ｃ／ＤＥ／ＤＳ型プロトコルと記載
する。）グローバルバス上ではＩｌｌｉｎｏｉｓプロト
コルをベースにしている（以下、Ｉ／ＣＥ／ＣＳ／Ｄ型
プロトコルと記載する。）といえる。

【００１１】

【発明が解決しようとする課題】上記のような従来のバ
スブリッジには、次の欠点がある。

【００１２】第１の問題点は、ローカルバス上のストア
インキャッシュに採用されるＩ／Ｃ／ＤＥ／ＤＳ型プロ
トコルは、ストアインキャッシュ側の制御論理が複雑に
なることである。

【００１３】すなわち、Ｉ／ＣＥ／ＣＳ／ＤＥ型のプロ
トコルでは、ストアインキャッシュがリプライを送出す
るのはキャッシュがＤ状態のデータを保持している場合
のみであり、ＣＥ／ＣＳ状態のデータを保持する場合に
は主記憶がリプライを送出する。Ｄ状態は同一のバスに
接続されるキャッシュ内では排他的であるから、リプラ
イを送出すべきストアインキャッシュを決定するのは容
易である。さらにＤ状態が排他的であることから、複数
のストアインキャッシュから主記憶への書き戻し（Ｂ
Ｗ：ブロックライト）が競合することもない。

【００１４】これに対して、Ｉ／Ｃ／ＤＥ／ＤＳ型プロ
トコルでは、リプライを送出するのはキャッシュがＣ／
ＤＥ／ＤＳの何れかの場合であり、これらは同一のバス
に接続される複数のストアインキャッシュが同一のデー
タを共有していることがあり得るから、リプライヤを決
定するための調停回路が不可欠となる。さらに、ＤＳ状
態が存在することから、複数のストアインキャッシュか
らのＢＷが競合を起こすこともあり、これもＩ／Ｃ／Ｄ
Ｅ／ＤＳ型キャッシュの設計を複雑にする要因となる。

【００１５】第２の問題点は、バスステートに同期した
固定タイミングで索引・更新を行う場合、ローカルバス
上のキャッシュプロトコルとしてＩ／ＣＥ／ＣＳ／Ｄ型
のプロトコルを採用することが困難な点である。その理
由は、特開平８−２９７６４２号公報記載のディレクト
リのようにローカルバス内で発生するキャッシュ間のデ
ータ転送を同時にバスブリッジも受信しグローバルバス
へＢＷとして送出する必要があるが、コピータグはロー
カルバスとグローバルバス双方からのリクエスト受信時
に固定タイミングでアクセスされるため、更にこのよう
なリプライによるアクセスが追加されることになるから
である。

【００１６】本発明の第一の目的は、複数のストアイン
キャッシュが接続されるローカバスと主記憶が接続され
るグローバルバスとを接続するバスブリッジにおいて、
Ｉ／Ｃ／ＤＥ／ＤＳ型のプロトコルに加えて、キャッシ
ュメモリの制御がより簡単なＩ／ＣＥ／ＣＳ／Ｄ型のプ
ロトコルをサポートする機能を提供することにある。

【００１７】また、本発明の第二の目的は、複数のスト
アインキャッシュが接続されるローカルバスと、主記憶
が接続されるグローバルバスとを接続し、かつ、ストア
インキャッシュのタグのコピーであるコピータグを内蔵
し、ローカルバスおよびグローバルバスからのリクエス
ト受信時に固定タイミングでこのコピータグを索引・更
新するバスブリッジにおいて、ローカルバス内で発生す
るキャッシュ間のデータ転送を同時にバスブリッジが受
信し、グローバルバスへＢＷとして送出する機能を提供
することにある。

【００１８】

【課題を解決するための手段】本発明のバスブリッジ回
路は複数のストアインキャッシュと、前記複数のストア
インキャッシュを接続するローカルバスと、前記ローカ
ルバスとグローバルバスとを接続するバスブリッジ回路
とを含む複数の中央処理装置が前記グローバルバスを介
して複数の主記憶装置に接続された情報処理システムに
おいて、前記バスブリッジ回路は前記ストアインキャッ
シュが送出するデータリプライを監視し、前記データリ
プライによって前記主記憶装置を更新すべきことを検出
したときには前記データリプライをブロックライトコマ
ンドに差し替えて前記グローバルバスに送出するように
して構成される。

【００１９】さらに、本発明のバスブリッジ回路はスト
アインキャッシュがローカルバスに送出したデータリプ
ライを監視して主記憶装置を更新すべき条件を検出する
検出部と、前記条件を検出したときにはブロックライト
コマンドを生成して送出し、前記条件を検出しなかった
ときには前記ローカルバスからのコマンドを送出するセ
レクタとを備えて構成される。

【００２０】また、本発明のバスブリッジ回路は、複数
のストアインキャッシュと、前記複数のストアインキャ
ッシュを接続するローカルバスと、前記ローカルバスと
グローバルバスとを接続するバスブリッジ回路とを含む
複数の中央処理装置が前記グローバルバスを介して複数
の主記憶装置に接続された情報処理システムにおいて、
前記ローカルバスと情報を受け渡しするローカルバスイ
ンターフェス部と、前記グローバルバスと情報を受け渡
しするグローバルバスインタフェース部と、前記ローカ
ルバスに対応するリクエストおよびリプライを関連づけ
る第一の管理テーブルと、前記グローバルバスに対応す
るリクエストおよびリプライを関連づける第二の管理テ
ーブルと、前記ローカルバスへ送出するコマンドを一時
保持する第一のコマンドバッファと、前記グローバルバ
スへ送出するコマンドを一時保持する第二のコマンドバ
ッファと、前記ローカルバスインタフェース部から情報
を取り込み前記第一の管理テーブルを参照して前記主記
憶装置を更新する条件を検出する検出部と、前記検出部
が送出する信号に従って前記グローバルバスに送出する
コマンドを選択するセレクタと、前記セレクタが送出す
るコマンドおよび前記グローバルバスインタフェース部
が取り込んだコマンドを監視し前記第一のコマンドバッ
ファおよび前記第二のコマンドバッファを操作してそれ
ぞれグローバルバスおよびローカルバスに該当のコマン
ドを送出するとともに不要の情報を削除する制御部とを
備えて構成される。

【００２１】さらに、本発明のバスブリッジ回路におい
て、前記セレクタは前記検出部が主記憶装置を更新すべ
き条件を検出したときブロックライトコマンドを生成す
るコマンドコード生成部と、前記検出部の指示に従って
前記ブロックライトコマンドおよび前記ローカルバスか
らのコマンドのいずれかを選択するスイッチ部とを備え
て構成される。

【００２２】すなわち、本発明によるバスブリッジ回路
は、配下のローカルバスに接続されたストアインキャッ
シュが送出したデータリプライをグローバルバスへＢＷ
として送出する（以後このような動作によるＢＷを、通
常のＢＷと区別するために特にＲＢＷ：Ｒｅｐｌｙｗ
ｉｔｈＢｌｏｃｋＷｒｉｔｅと記す。）条件を検出
するＲＢＷ検出回路と、ローカルバスから受信したリク
エストと上記のグローバルバスヘＢＷとして送出すべき
リプライの何れかをＲＢＷ検出回路により選択してコピ
ータグ（ＣＴＡＧ）制御部およびグローバルバスコマン
ドバッファへ送出するセレクタと、ローカルバス上でリ
プライ待ち状態にあるリクエストのリクエストアドレス
を保持するＬＲＴＭＴ（ローカルバスリードリソース管
理テーブル）と、ＲＢＷ検出回路からの信号によりロー
カルバスヘキャンセル信号を送出するキャンセル生成回
路を備える。

【００２３】そして上記のバスブリッジ回路は、ＲＢＷ
検出回路がローカルバスからＲＢＷを受信した時、ＲＢ
Ｗと同一のバスサイクルで受信したリクエストをキャン
セルし、コピータグ（ＣＴＡＧ）へのアクセスを抑止す
ると共に、グローバルバスコマンドバッファへＲＢＷコ
マンドを格納することによってグローバルバスヘＢＷを
送出することを可能とする。

【００２４】また、グローバルバスコマンドバッファへ
の格納と同時にＣＴＡＧ制御部へＲＢＷのアドレスを送
出し、ＣＴＡＧの索引・更新を行う。

【００２５】このようにして、ローカルバス上でＩ／Ｃ
Ｅ／ＣＳ／Ｄ型のキャッシュプロトコルを実現すること
ができる。

【００２６】

【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。

【００２７】図１は本発明によるバスブリッジ回路を含
む情報処理システムの構成例を示す説明図である。同図
において、ＣＰＵ（中央処理装置）１はＳＩＣ（ストア
インキャッシュ）１０１〜１０４とバスブリッジ回路１
２０とを互いに接続するＬバス（ローカルバス）１１０
を具備し、バスブリッジ回路１２０はＧバス（グローバ
ルバス）５によってＭＭＵ（主記憶装置）３および４に
接続されている。ＣＰＵ２もＣＰＵ１と同様にＳＩＣ２
０１〜２０４，バスブリッジ回路２２０，およびＬバス
２１０を含み、Ｇバスを介してＭＭＵ３および４に接続
されている。

【００２８】ここで、ＣＰＵ１においてＳＩＣ１０１〜
１０４，バスブリッジ回路１２０，およびＬバス１１０
は同一のパッケージに実装されている。また、ＣＰＵ２
も同様である。Ｇバス５は筐体のバックボードに実装さ
れており、ＣＰＵ１および２,ＭＭＵ３および４はそれ
ぞれパッケージ単位でＧバス５に接続されている。

【００２９】なお、Ｌバスに接続されるＳＩＣの数や、
Ｇバスに接続されるＣＰＵやＭＭＵの数はＬＳＩのドラ
イバの駆動能力やバスの動作周波数との兼ね合いで決定
されるべきもなので、ここに記載した構成に特に限定す
るものではない。

【００３０】また、図中には記載していないが、ＳＩＣ
には一つ以上のプロセッサが接続されている。一般にプ
ロセッサには一次キャッシュを内蔵している場合が多い
が、一次キャッシュの構成やＳＩＣに接続されるプロセ
ッサの数等は本発明の効果に影響するものではないの
で、詳細には示さない。

【００３１】上記のＬバスおよびＧバスは、同一のバス
プロトコルに従って動作するスプリットトランザクショ
ン方式のバスである。また、アドレス線とデータ線を分
離し、それぞれ独立して動作させることが可能である。
以後特に必要な場合に限って、これらをアドレスバス、
データバスと区別して記載する。また、アドレスバス上
で動作するコマンドはアドレスバスコマンド、データバ
ス上で動作するコマンドはデータバスコマンドと記載す
る。

【００３２】また、キャッシュへの読み込み動作のよう
に、要求と応答が組になっているような動作の場合、こ
れらを区別する目的で特にリクエスト，リプライと記載
することがある。

【００３３】

【表１】

【００３４】表１にアドレスバスコマンドの動作タイミ
ングを示す。バスのステート１〜５は、バス動作中には
クロックに同期して常時カウントされているタイミング
信号である。

【００３５】アドレスバスコマンドはＲＥＱステージか
らＯＷＮステージまでの１０ステージで実行される。各
ステージの実行タイミングはバスのステート１〜５に完
全に同期している。

【００３６】アドレスバスコマンドはバスサイクル毎に
オーバーラップして動作することが可能である。例え
ば、先行するコマンドのキャンセル（ＣＡＮ）ステージ
では、直後のバスサイクルのリクエスト（ＲＥＱ）ステ
ージが開始される。

【００３７】ここでＣＡＮステージとＯＷＮステージに
ついて特に説明を加えておく。まず、ＣＡＮステージで
送出されるアドレスバスコマンドキャンセル（ＡＣＡ
Ｎ）は、実行中のアドレスバスコマンドが何らかの理由
で実行できない場合に送出する信号である。送出するの
は、バス上に接続された何れのノードでも構わない。コ
マンドはＡＣＡＮが何れのノードからも送出されなかっ
た場合にのみ送出を完了する約束になっているので、リ
クエスト送出元（リクエスタ）はコマンドがＡＣＡＮさ
れた場合にはコマンドの送出を取りやめるか、コマンド
がＡＣＡＮされなくなるまで再送出を繰り返さなければ
ならない。

【００３８】ＯＷＮステージではリードリクエスト（Ｓ
ＢＲやＥＢＲ）の場合にキャッシュやＣＴＡＧを索引し
た結果により、ＯＷＮ（Ｉ），ＯＷＮ（Ｃ），ＯＷＮ
（Ｄ）の３種類の情報を伝達する。バス上のノードはこ
のＯＷＮの値を監視して、ＳＩＣやＣＴＡＧの登録を行
ったり、リプライを送出するノード（リプライヤ）の決
定を行う。Ｌバス上でこのようなリプライヤを決定する
手順を今後リプライ調停と呼ぶ。

【００３９】

【表２】

【００４０】Ｌバスでのリプライ調停の手順を表２に示
す。ここで注意すべきことは、バスブリッジがリプライ
権の獲得に関して優先権を持っていることと、何れのノ
ードからの出力もＯＷＮ（Ｉ）だった場合にはバスブリ
ッジがリプライヤになることである。

【００４１】Ｇバス側では、ＯＷＮ（Ｄ）を送出したノ
ードがリプライヤとなる。詳細は後述するが、Ｇバス上
では複数のノードが同時にＯＷＮ（Ｄ）を送出すること
は無いからである。それ以外の場合は送出される値がＯ
ＷＮ（Ｃ）、ＯＷＮ（Ｉ）に関わらず常に主記憶装置が
リプライヤとなる。

【００４２】

【表３】

【００４３】表３にデータバスコマンドの動作タイミン
グを示す。アドレスバスコマンドと同様に、ＲＥＱステ
ージからＤ３ステージまでの全８ステージが、バスのス
テート１〜５に同期して実行される。また、アドレスバ
スコマンドと同様に、バスサイクル毎にオーバーラップ
して動作することが可能である。

【００４４】ここで特に着目しておかなければならない
点は、ＲＩＤステージにおいて、リプライヤが主記憶更
新指示フラグを送出することである。主記憶更新指示フ
ラグとは、リプライをリクエスタへ転送するときに、同
時に主記憶への書き込みを行うことを示すフラグであ
る。

【００４５】Ｇバス上のリプライにおいて、主記憶更新
指示フラグが「真」であれば、ＭＭＵはリプライを受信
して主記憶への書き込みを行う。また、Ｌバス上のリプ
ライで主記憶更新指示フラグが「真」であった場合、バ
スブリッジは主記憶への書き込みを行うためにリプライ
を受信し、リプライデータをＧバス側へブロックライト
ＢＷとして送出しなければならない。また、リプライ時
に主記憶更新指示フラグを「真」にする事ができるの
は、Ｌバス・Ｇバス何れの場合でもＳＩＣ間のデータ転
送の場合で、元のキャッシュステータスがＤＥ・ＤＳの
場合（キャッシュステータスについては後に説明する）
に限られる。

【００４６】なお、上記のように、Ｌバス側のリプライ
に主記憶更新指示フラグ＝「真」が付与されていたケー
スでＧバス側へブロックライトＢＷを送出する動作を、
ＲＢＷ（ＲｅｐｌｙｗｉｔｈＢｌｏｃｋＷｒｉｔ
ｅ）と記述する。

【００４７】また、上記のようなスプリットトランザク
ション方式のバスでは、通常、リクエストとリプライの
関連づけを行うために、バス上のノードにそれぞれリー
ドリソース管理テーブル（ＲＲＭＴ）と呼ばれるテーブ
ルを備えている。リードリクエスト（ＳＢＲとＥＢＲ）
をバスに送出するとき、リクエストは固有のＩＤ番号を
付与され、ＲＲＭＴに登録される。リプライ送出元（リ
プライヤ）はリプライを送出するときに対応するリクエ
ストのＩＤを付してリプライをリクエスト送出元（リク
エスタ）へ返却するため（表３のＲＩＤステージ）、リ
クエスタはデータバス上に送出されたリプライがどのリ
クエストに対応するかを判断できるようになっている。

【００４８】また、ＲＲＭＴにはもう一つの働きがあっ
て、リクエスト送出時にリクエストのＩＤと共にリクエ
ストアドレスを保持しておき、リプライが返却されるま
での間に他のノードから同じアドレスに対するメモリア
クセスを抑止するために用いる。これによって同一アド
レスのブロックに対するメモリ更新の順序保証を解決す
るのである。

【００４９】表４に、ＲＲＭＴに格納される情報の一覧
を示す。ここで挙げたものはＲＲＭＴの機能を実現する
ために最低限必要なものだけであって、実際のインプリ
メントにおいてはさらに多くの情報を付加する場合があ
る。

【００５０】

【表４】

【００５１】

【表５】表５にバスコマンドとして定義されるコマンドを示す。
ここで共有リードＳＢＲと排他リードＥＢＲはアドレス
バスコマンド、リプライＲＰＹはデータバスコマンドで
ある。ブロックライトＢＷはアドレスバスとデータバス
を同時に使用して送出する。

【００５２】図２は本発明のバスブリッジ回路１２０の
構成を示すブロック図である。同図において、バスブリ
ッジ回路１２０はＬバス１１０とＧバス５に接続されて
いる。

【００５３】Ｌバスインタフェース部１１は、Ｌバス１
１０とバスブリッジ１２０内部とのインタフェースであ
る。Ｌバス１１０への入出力は全てＬバスインタフェー
ス部１１を介して行う。

【００５４】同様にＧバスインタフェース部２１は、Ｇ
バス５とバスブリッジ１２０内部とのインタフェースで
あって、Ｇバス５への入出力は全てＧバスインタフェー
ス部２１を介して行う。

【００５５】ＬＲＲＭＴ１２およびＧＲＲＭＴ２４は、
先に説明したリードリソース管理テーブル（ＲＲＭＴ）
である。バスブリッジ１２０はＬバス１１０とＧバス５
のそれぞれに対応して独立したＲＲＭＴを備える。

【００５６】Ｇバスコマンドバッファ２２は、Ｇバス５
へ送出するコマンドが格納される。同様に、Ｌバスコマ
ンドバッファ１５は、Ｌバス１１０へ送出するコマンド
が格納される。また、前述のようにバスはアドレスバス
とデータバスを分離し、それぞれが独立して動作可能な
構造になっているので、これらのコマンドバッファもア
ドレスバスコマンド用のバッファとデータバスコマンド
用のバッファを分けてインプリメントされるが、バッフ
ァ構造は本発明による効果に影響しないので、図面上で
はまとめて一つのコマンドバッファとして示した。

【００５７】キャンセル生成回路１４および２３は、そ
れぞれＬバス１１０およびＧバス５から受信したコマン
ドのキャンセル信号（ＡＣＡＮ、ＤＣＡＮ）を生成して
Ｌバスインタフェース部１１およびＧバスインフェース
部２１へ送出する。

【００５８】ＲＢＷ検出回路１３は、Ｌバス１１０上に
送出されたデータリプライ（ＲＰＹ）コマンドをＧバス
５へＢＷとして送出する条件を検出する。

【００５９】セレクタ１６は、ＲＢＷ検出回路１３に制
御されて動作する。すなわり、Ｌバスインタフェース部
１１から受信したアドレスバスコマンドとＬＲＲＭＴ１
２から受信したＲＢＷの何れかを選択し、Ｇバスコマン
ドバッファ２２へ送出する。

【００６０】ＣＴＡＧ制御部３０はＬバス１１０配下に
接続されるストアインキャッシュ（ＳＩＣ）のタグのコ
ピー（ＣＴＡＧ：ＣｏｐｙＴａｇ）と、その制御回路
を含む。ＣＴＡＧの索引・更新はＬバスとＧバスのアド
レスバスコマンドによって行われる。この索引・更新は
図４に示したように、コマンドを受信してから固定され
たタイミングで行われる。

【００６１】表６にＣＴＡＧのステータスを示す。ＣＴ
ＡＧは、Ｉ／ＣＥ／ＣＳ／Ｄの４状態に管理される。こ
の時、ＳＩＣのキャッシュステータスは、表７に示すよ
うにＩ／Ｃ／ＤＥ／ＤＳの４状態の何れかの値を取りう
る。ただし、後に説明するように、キャッシュステータ
スをＩ／Ｃ／ＤＥ／の３状態のみ（表８参照）に制限し
て動作させることも可能である。何れにせよ、この時Ｃ
ＴＡＧのステータスとＳＩＣのキャッシュステータスは
表９に示すような組み合わせ（表９の〇印）になるよう
に管理されなければならない。

【００６２】

【表６】

【００６３】

【表７】

【００６４】

【表８】

【００６５】

【表９】次に、上記のバスブリッジ回路の動作について説明す
る。

【００６６】（１）Ｌバスヘデータリプライ（ＲＢＷ）
が送出された場合Ｌバス上にデータリプライ（ＲＰＹ）が送出され、リク
エスタとリプライヤが共に同じＬバス上のＳＩＣで、か
つＲＰＹのＲＩＤステージで主記憶更新指示フラグ＝
「真」が付与されている条件をＲＢＷ検出回路１３が検
出した場合、キャンセル生成回路１４とセレクタ１６に
ＲＢＷ動作を開始する指示が与えられる。

【００６７】キャンセル生成回路１４は、データリプラ
イ（ＲＢＷ）と同一のバスサイクルでＬバスにアドレス
バスコマンドが送出されていればこれを検出し、ＡＣＡ
Ｎする。アドレスバスコマンドが送出されていなければ
ＡＣＡＮを送出する必要はない。

【００６８】セレクタ１６は、ＲＢＷ検出回路１３から
の指示により、ＬＲＲＭＴ１２からの信号を選択しＧバ
スコマンドバッファ２２とＣＴＡＧ制御部３０へ送出す
る。

【００６９】図３は上記のＲＢＷ検出回路１３およびセ
レクタ１６の細部を示す説明図である。同図において、
セレクタはＢＷコマンドコード生成回路５１およびスイ
ッチ５２〜５４を含み、ＲＢＷ検出回路１３は、アンド
回路６１〜６２を含む。

【００７０】ＬＲＲＭＴ１２から入力される信号は、Ｖ
／ＡＤ／Ｓという要素から構成される。Ｖは信号が有効
であることを示すフラグ（Ｖａｌｉｄ）、ＡＤはリクエ
ストアドレス、Ｓはリクエストの送出元が自分自身であ
ることを示すフラグ（Ｓｅｌｆｓｏｕｒｃｅｆｌａ
ｇ）である。

【００７１】Ｌバスインタフェース部１１から入力され
る信号はＶ・ＣＤ・ＡＤ・ＤＴ・Ｒ・Ｍという要素から
構成される。Ｖ・ＣＤ・ＡＤはそれぞれＬバスから受信
したアドレスバスコマンドが有効であることを示すフラ
グ（Ｖａｌｉｄ），コマンドコード，リクエストアドレ
スである。ＤＴはＬバスから受信したデータバスコマン
ドのデータ，ＲはＬバスから有効なデータバスコマンド
（ＲＰＹ）を受信したことを示すフラグ（Ｒｅｐｌｙ
ｆｌａｇ），ＭはデータバスコマンドのＲＩＤステージ
の主記憶更新指示フラグの値が入力される。

【００７２】セレクタ１６から送出される信号は、Ｖ・
ＣＤ・ＡＤ・ＤＴという要素から構成される。これらは
入力信号と同様にそれぞれ有効フラグ（Ｖａｌｉｄ）,
コマンドコード，リクエストアドレス，データである。
キャンセル生成回路１４とＲＢＷ検出回路１３との間の
インタフェースはＡＣＡＮ指示信号およびＲＢＷ受信抑
止指示信号から構成される。

【００７３】ＲＢＷ検出回路１３は二つのアンド回路か
ら構成されており、まず最初のアンド回路６１によって
ＲＢＷの条件を検出する。すなわち、Ｌバス上に有効な
データリプライが送出されており（Ｒ）、それが自分自
身から送出したリクエストに対するリプライではなく
（ＮＯＴＳ）、ＲＩＤステージで主記憶更新指示フラ
グ（Ｍ）が「真」であることを検出する。二つ目のアン
ド回路６２は、キャンセル回路１４からＲＢＷ動作開始
を抑止する。

【００７４】ＲＢＷ動作を開始できない理由は、Ｇバス
コマンドバッファ２２に新たなデータを受信する空きエ
ントリが無い場合であり、これはＧバスコマンドバッフ
ァ２２からキャンセル生成回路１４への制御信号によっ
て通知される。この場合にはアドレスバスコマンドのＡ
ＣＡＮも行われない。

【００７５】上記の論理によりＲＢＷ動作が開始される
と、キャンセル生成回路１４へはＡＣＡＮ指示信号が、
セレクタ１６へはコマンドのセレクト信号が送出され
る。このセレクト信号はスイッチ５２〜５４に分配さ
れ、ＲＢＷ動作時にはそれぞれＬＲＲＭＴからの
（Ｖ），ＢＷコマンドコード生成回路５１で生成したコ
マンドコード（ＢＷと同じコードを生成する），ＬＲＲ
ＭＴからの（ＡＤ）を選択する。

【００７６】再び図２を参照すると、セレクタ１６が出
力した信号は、ＣＴＡＧ制御部３０とＧバスコマンドバ
ッファ２２へ分配される。コマンドをＧバスへ送出する
必要があるか否かは、これらの信号をもとにＣＴＡＧ制
御部３０で判断され、その結果はＧバスコマンドバッフ
ァ２２への格納指示信号として渡される。

【００７７】Ｇバスコマンドバッファ２２へ格納された
ＲＢＷ（ＢＷ）は、最終的にＧバスインタフェース部２
１を経由してＧバス５へ送出される。

【００７８】また、ＬＲＲＭＴ１２は、Ｌバス上にリプ
ライが送出された時点で、ＩＤ番号に対応するエントリ
の情報を消去する。

【００７９】上記のようにＲＢＷ受信時には、同一バス
サイクルに受信したアドレスバスコマンドをＡＣＡＮ
し、受信したリプライをＢＷに差し替えてＧバスコマン
ドバッファへ格納する。このようにアドレスバスコマン
ドをＡＣＡＮしなければならない理由は、図４に示した
ように、ＣＴＡＧの索引・更新がＬバスとＧバスのアド
レスバスコマンドを受信した場合に固定タイミングで行
われるので、新規にＲＢＷコマンドによるＣＴＡＧの索
引・更新タイミングを追加する余地がないからである。

【００８０】ここまでの説明で明らかになったように、
Ｌバス上においてはリプライ送出時のＲＩＤステージで
主記憶更新指示フラグ（Ｍ）を「真」にすることによ
り、表８に示したような、Ｉ／Ｃ／ＤＥの３状態からな
るキャッシュプロトコルを実現することが可能である。
リプライ送出時に常に主記憶更新指示フラグ（Ｍ）を
「偽」にすれば、ＳＩＣは表７に示したような、本来の
Ｉ／Ｃ／ＤＥ／ＤＳの４状態を持つキャッシュプロトコ
ルに従って動作することは言うまでもない。

【００８１】つまり、Ｌバス上のキャッシュプロトコル
は、リプライヤ（ＳＩＣ）が主記憶更新指示フラグをど
のように扱うかで決まるのであって、バスブリッジ回路
にモード設定フラグなどの特別なハードウェアを設ける
必要はない。

【００８２】無論、主記憶更新指示フラグを用いないイ
ンプリメントも可能であって、この場合はＬバスに接続
される各ノード（ＳＩＣおよびバスブリッジ）にモード
設定フラグを設け、主記憶更新フラグの代わりにこのモ
ード設定フラグを参照してプロトコルを切り替えること
ができる。

【００８３】（２）Ｌバスデータリプライ（ＲＢＷ以
外）が送出された場合Ｌバス１１０へ送出されたリプライによってＲＢＷ動作
を開始する必要がない場合、バスブリッジ回路１２０は
次の何れかの動作を行う。

【００８４】リプライが自分自身が送出したリクエスト
に対するリプライであった場合、リプライデータはＬバ
スインタフェース部１１からセレクタ１６を経由してＧ
バスコマンドバッファ２２へ格納される。この時のＧバ
スコマンドバッファ２２への格納指示信号は、ＬＲＲＭ
Ｔ１２から渡されるフラグ（Ｓ）である。

【００８５】あるいは、リプライが自分自身へのもので
ない場合、バスブリッジ回路はそのリプライに対して何
も行わない。

【００８６】ＬＲＲＭＴ１２は、Ｌバス上にリプライが
送出された時点で、ＩＤ番号に対応するエントリの情報
を消去する。

【００８７】（３）Ｌバスへアドレスバスコマンド（Ｓ
ＢＲ・ＥＢＲ・ＩＮＶ）が送出された場合受信したコマンドはＬバスインタフェース部１１から
（同一サイクルでＲＢＷを受信していない場合のみ）セ
レクタ１６を経由してＣＴＡＧ制御部３０へ渡る。ＣＴ
ＡＧを索引・更新した結果Ｇバスへコマンドを送出する
ことが決定されれば、Ｇバスコマンドバッファ２２へコ
マンドが格納され、Ｇバスインタフェース部２１を経由
してＧバスへ送出されている。

【００８８】また、受信したアドレスバスコマンドがＳ
ＢＲまたはＥＢＲの場合に限り、受信時にＬＲＲＭＴ１
２への登録が行われる。

【００８９】（４）ＬバスＢＷが送出された場合ＢＷはアドレスバスとデータバス両方を同時に行うこと
によって実行されるコマンドである。この時、同一のバ
スサイクルでＲＢＷを実行することは出来ないから、Ｒ
ＢＷ検出回路１３からキャンセル生成回路１４とセレク
タ１６への指示はない。

【００９０】従って、Ｌバスインタフェース部１１で受
信したＢＷはセレクタ１６を経由してＧバスコマンドバ
ッファ２２へ渡される。ＣＴＡＧ制御部３０はＢＷのア
ドレスによってＣＴＡＧの索引・更新を行い、Ｇバスコ
マンドバッファ２２へ受信したＢＷの格納指示を出す。

【００９１】Ｇバスコマンドバッファ２２に格納された
ＢＷは、Ｇバスインタフェース部２１を経由してＧバス
へ送出されていく。

【００９２】（５）Ｇバスへデータバスコマンド（ＲＰ
Ｙ）が送出された場合リプライが自分自身が送出したリクエストに対するリプ
ライであった場合、リプライデータはＧバスインタフェ
ース部２１からＬバスコマンドバッファ１５へ格納され
る。この時のＬバスコマンドバッファ１５への格納指示
信号はＧＲＲＭＴ２４（格納される情報はＬＲＲＭＴ１
２と同様である）から渡されるフラグ（Ｓ）である。

【００９３】あるいは、リプライが自分自身へのもので
ない場合、バスブリッジはそのリプライに対して何も行
わない。

【００９４】ＧＲＲＭＴ２４は、Ｇバス上にリプライが
送出された時点で、ＩＤ番号に対応するエントリの情報
を消去する。

【００９５】（６）Ｇバスへアドレスバスコマンド（Ｓ
ＢＲ・ＥＢＲ・ＩＮＶ）が送出された場合受信したコマンドはＧバスインタフェース部２１からＣ
ＴＡＧ制御部３０へ渡る。ＣＴＡＧを索引・更新した結
果Ｌバスへコマンドを送出することが決定されれば、Ｌ
バスコマンドバッファ１５へコマンドが格納され、Ｌバ
スインタフェース部１１を経由してＬバスへ送出されて
いく。

【００９６】また、受信したアドレスバスコマンドがＳ
ＢＲまたはＥＢＲの場合に限り、受信時にＧＲＲＭＴ２
４への登録が行われる。

【００９７】（７）ＧバスへＢＷが送出された場合Ｇバスに送出されたＢＷは、主記憶装置ＭＭＵが受信
し、主記憶の更新を行う。バスブリッジ回路は、Ｇバス
から受信したＢＷをＧバスインタフェース部２１経由で
ＣＴＡ制御部３０へ渡し、ＣＴＡＧの索引・更新のみ行
う。ＢＷがＬバスコマンドバッファ１５へ格納されるこ
とはない。

【００９８】

【発明の効果】以上説明したように、本発明の第一の効
果は、Ｌバス上にデータリプライを送出する際に、ＳＩ
Ｃが主記憶更新指示フラグの扱いを変えることによっ
て、Ｉ／Ｃ／ＤＥの３状態を持つキャッシュプロトコル
とＩ／Ｃ／ＤＥ／ＤＳの４状態を持つキャッシュプロト
コルの何れかを選択的に使用できることである。

【００９９】また、本発明の第二の効果は、ＳＩＣによ
り複雑な論理回路が必要とされるＩ／Ｃ／ＤＥ／ＤＳ型
のプロトコルに加え、Ｉ／Ｃ／ＤＥ型のキャッシュプロ
トコルも利用できるようにすることにより、ＳＩＣに論
理不具合があった場合にこれを回避し、システムの初期
設定品質を向上させることが出来ることである。

【０１００】また、本発明の第三の効果は、バスプリッ
ジが、ＲＢＷを受信したときに同一バスサイクルのアド
レスバスコマンドをＡＣＡＮし、セレクタによってアド
レスバスコマンドの代わりにＲＢＷを選択し、ＣＴＡＧ
制御部に渡すことにより、ＬバスとＧバス双方からアド
レスバスコマンドを受信したときに固定タイミングでＣ
ＴＡＧメモリを索引・更新するシステムにおいて、ＲＢ
Ｗ動作を可能にすることである。

【図面の簡単な説明】

【図１】本発明のバスブリッジ回路を含むシステムの構
成例を示す説明図。

【図２】本発明の実施の一形態を示すブロック図。

【図３】セレクタおよびＲＢＷ検出回路の詳細を示す説
明図。

【図４】従来のコピータグ索引・更新タイミングを示す
説明図。

【符号の説明】

１，２ＣＰＵ３，４ＭＭＵ５Ｇバス１１Ｌバスインタフェース部１２ＬＲＲＭＴ１３ＲＢＷ検出回路１４，２３キャンセル生成回路１５Ｌバスコマンドバッファ１６セレクタ２１Ｇバスインタフェース部２２Ｇバスコマンドバッファ２４ＧＲＲＭＴ３０ＣＴＡＧ制御部５１ＢＷコマンドコード生成回路５２〜５４スイッチ６１〜６２アンド回路１０１〜１０４ＳＩＣ１１０Ｌバス１２０バスブリッジ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/16 645 G06F 13/16 510 G06F 13/36 320 G06F 15/177 682 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims

(57)【特許請求の範囲】

【請求項１】複数のストアインキャッシュと、前記複
数のストアインキャッシュを接続するローカルバスと、
前記ローカルバスとグローバルバスとを接続するバスブ
リッジ回路とを含む複数の中央処理装置が前記グローバ
ルバスを介して複数の主記憶装置に接続された情報処理
システムにおいて、前記バスブリッジ回路は前記ストア
インキャッシュが送出するデータリプライを監視し、前
記データリプライによって前記主記憶装置を更新すべき
ことを検出したときには前記データリプライをブロック
ライトコマンドに差し替えて前記グローバルバスに送出
することを特徴とするバスブリッジ回路。
【請求項２】請求項１記載のバスブリッジ回路におい
て、前記バスブリッジ回路はストアインキャッシュがロ
ーカルバスに送出したデータリプライを監視して主記憶
装置を更新すべき条件を検出する検出部と、前記条件を
検出したときにはブロックライトコマンドを生成して送
出し、前記条件を検出しなかったときには前記ローカル
バスからのコマンドを送出するセレクタとを備えること
を特徴とするバスブリッジ回路。
【請求項３】複数のストアインキャッシュと、前記複
数のストアインキャッシュを接続するローカルバスと、
前記ローカルバスとグローバルバスとを接続するバスブ
リッジ回路とを含む複数の中央処理装置が前記グローバ
ルバスを介して複数の主記憶装置に接続された情報処理
システムにおいて、前記ローカルバスと情報を受け渡し
するローカルバスインターフェス部と、前記グローバル
バスと情報を受け渡しするグローバルバスインタフェー
ス部と、前記ローカルバスに対応するリクエストおよび
リプライを関連づける第一の管理テーブルと、前記グロ
ーバルバスに対応するリクエストおよびリプライを関連
づける第二の管理テーブルと、前記ローカルバスへ送出
するコマンドを一時保持する第一のコマンドバッファ
と、前記グローバルバスへ送出するコマンドを一時保持
する第二のコマンドバッファと、前記ローカルバスイン
タフェース部から情報を取り込み前記第一の管理テーブ
ルを参照して前記主記憶装置を更新する条件を検出する
検出部と、前記検出部が送出する信号に従って前記グロ
ーバルバスに送出するコマンドを選択するセレクタと、
前記セレクタが送出するコマンドおよび前記グローバル
バスインタフェース部が取り込んだコマンドを監視し前
記第一のコマンドバッファおよび前記第二のコマンドバ
ッファを操作してそれぞれグローバルバスおよびローカ
ルバスに該当のコマンドを送出するとともに不要の情報
を削除する制御部とを備えることを特徴とするバスブリ
ッジ回路。
【請求項４】請求項２または請求項３記載のバスブリ
ッジ回路において、前記セレクタは前記検出部が主記憶
装置を更新すべき条件を検出したときブロックライトコ
マンドを生成するコマンドコード生成部と、前記検出部
の指示に従って前記ブロックライトコマンドおよび前記
ローカルバスからのコマンドのいずれかを選択するスイ
ッチ部とを備えることを特徴とするバスブリッジ回路。