JP3045417B2 - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。さ
らに詳しくは強誘電体膜の履歴現象である分極反転を使
用した非破壊読み出しが可能な半導体装置で、２個以上
のメモリ部を有する半導体装置およびその製法に関す
る。
らに詳しくは強誘電体膜の履歴現象である分極反転を使
用した非破壊読み出しが可能な半導体装置で、２個以上
のメモリ部を有する半導体装置およびその製法に関す
る。
【０００２】
【従来の技術】従来より利用されている強誘電体を使用
した半導体記憶素子は図９のような構造のメモリ部が１
つのチップの中に多数個形成されている。またメモリア
レイでは、このメモリ部をマトリックス状に形成して１
つの素子を構成している。この図において、１は半導体
基板、２はソース領域、３はドレイン領域、４は素子分
離用のフィールド酸化膜、５はゲート絶縁膜、６はチャ
ネル領域、７は強誘電体膜、８はゲート電極膜、９は層
間絶縁膜、10、11、12はそれぞれソース、ゲート、ドレ
イン電極のアルミ配線で、13はパシベーション膜であ
る。
した半導体記憶素子は図９のような構造のメモリ部が１
つのチップの中に多数個形成されている。またメモリア
レイでは、このメモリ部をマトリックス状に形成して１
つの素子を構成している。この図において、１は半導体
基板、２はソース領域、３はドレイン領域、４は素子分
離用のフィールド酸化膜、５はゲート絶縁膜、６はチャ
ネル領域、７は強誘電体膜、８はゲート電極膜、９は層
間絶縁膜、10、11、12はそれぞれソース、ゲート、ドレ
イン電極のアルミ配線で、13はパシベーション膜であ
る。
【０００３】この従来のメモリ部の構造で、ゲート電極
膜８と半導体基板１のあいだに電圧を印加して強誘電体
を分極させると強誘電体はヒステリシス特性を有するた
め、印加電圧を０にしても残留分極が残り、ソース、ド
レイン間に電圧を印加することにより強誘電体膜７に残
留した分極が、半導体基板１表面のチャネル領域６に電
子または正孔を誘起し、それに応じてソース、ドレイン
間にON、OFF のスイッチング作用を生じ、記憶したデー
タを非破壊で読み出すことができる。
膜８と半導体基板１のあいだに電圧を印加して強誘電体
を分極させると強誘電体はヒステリシス特性を有するた
め、印加電圧を０にしても残留分極が残り、ソース、ド
レイン間に電圧を印加することにより強誘電体膜７に残
留した分極が、半導体基板１表面のチャネル領域６に電
子または正孔を誘起し、それに応じてソース、ドレイン
間にON、OFF のスイッチング作用を生じ、記憶したデー
タを非破壊で読み出すことができる。
【０００４】この従来の半導体記憶素子の製法は、半導
体基板１にまずフィールド酸化膜４を形成し、ゲート絶
縁膜５、強誘電体膜７およびゲート電極膜８を形成し、
これらが１個１個チャネル領域６上に形成されるように
パターニングしてのちこれをマスクとして不純物イオン
を注入し、各々のトランジスタのソース領域２およびド
レイン領域３を形成している。そののち層間絶縁膜９、
電極などを形成している。
体基板１にまずフィールド酸化膜４を形成し、ゲート絶
縁膜５、強誘電体膜７およびゲート電極膜８を形成し、
これらが１個１個チャネル領域６上に形成されるように
パターニングしてのちこれをマスクとして不純物イオン
を注入し、各々のトランジスタのソース領域２およびド
レイン領域３を形成している。そののち層間絶縁膜９、
電極などを形成している。
【０００５】
【発明が解決しようとする課題】しかし、この半導体記
憶素子に使用する強誘電体は通常 PZT(Pb(Zr1-x Tix )O
3 ) 、 PbTiO3 などのペロブスカイト構造のものが自発
分極が大きいため使用されるが、これらの材料はエッチ
ングなどによる加工性がよくない。
憶素子に使用する強誘電体は通常 PZT(Pb(Zr1-x Tix )O
3 ) 、 PbTiO3 などのペロブスカイト構造のものが自発
分極が大きいため使用されるが、これらの材料はエッチ
ングなどによる加工性がよくない。
【０００６】そのため微細な加工をするためにはイオン
ミリングなどのドラエッチング法を使用しなければなら
ないが、イオンミリングはアルゴンイオンなどのイオン
ビームエッチング方法により行うため、強誘電体膜と他
の絶縁膜や半導体材料などとの選択比を大きくとること
ができない。そのため周囲の半導体材料などにダメージ
を与え易い。とくに薄いゲート絶縁膜５上に形成した強
誘電体膜７をドライエッチングで加工すると、エッチン
グを長くやり過ぎるとゲート絶縁膜５を破って半導体基
板１にダメージを与えトランジスタの特性を劣化させ、
一方エッチングが不足すると強誘電体膜７が残るという
問題がある。
ミリングなどのドラエッチング法を使用しなければなら
ないが、イオンミリングはアルゴンイオンなどのイオン
ビームエッチング方法により行うため、強誘電体膜と他
の絶縁膜や半導体材料などとの選択比を大きくとること
ができない。そのため周囲の半導体材料などにダメージ
を与え易い。とくに薄いゲート絶縁膜５上に形成した強
誘電体膜７をドライエッチングで加工すると、エッチン
グを長くやり過ぎるとゲート絶縁膜５を破って半導体基
板１にダメージを与えトランジスタの特性を劣化させ、
一方エッチングが不足すると強誘電体膜７が残るという
問題がある。
【０００７】またダメージを余り与えないエッチング法
としてウェットエッチングがあるが、ウェットエッチン
グで行うと充分な微細加工を行えず、最近の超LSI 化し
たサブミクロンオーダの加工を必要とする半導体装置に
は使用できないという問題がある。
としてウェットエッチングがあるが、ウェットエッチン
グで行うと充分な微細加工を行えず、最近の超LSI 化し
たサブミクロンオーダの加工を必要とする半導体装置に
は使用できないという問題がある。
【０００８】一方、一つの半導体素子の中には、これら
メモリ部を沢山形成するばあいが多い。とくに、メモリ
アレイを構成するばあいは、同じメモリ部をマトリック
ス状に形成しなければならない。
メモリ部を沢山形成するばあいが多い。とくに、メモリ
アレイを構成するばあいは、同じメモリ部をマトリック
ス状に形成しなければならない。
【０００９】本発明はこのような状況に鑑み、メモリ部
を沢山有する半導体装置で微細加工の行いにくい強誘電
体の加工をできるだけ行わないで、容易に製造できる半
導体装置を提供することを目的とする。
を沢山有する半導体装置で微細加工の行いにくい強誘電
体の加工をできるだけ行わないで、容易に製造できる半
導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明による半導体装置
は、ソース領域、ドレイン領域およびチャネル領域が複
数個形成された半導体基板と、少なくとも２組の前記ソ
ース領域およびドレイン領域上に形成された低誘電率膜
と、少なくとも２個の前記チャネル領域上および前記低
誘電率膜上に連続して形成された強誘電体膜とを有する
ものである。
は、ソース領域、ドレイン領域およびチャネル領域が複
数個形成された半導体基板と、少なくとも２組の前記ソ
ース領域およびドレイン領域上に形成された低誘電率膜
と、少なくとも２個の前記チャネル領域上および前記低
誘電率膜上に連続して形成された強誘電体膜とを有する
ものである。
【００１１】また本発明の半導体装置の製法は前述の構
造に形成し、加工しにくい強誘電体膜の加工をできるだ
けしなくてすむようにするため、半導体基板に素子間分
離のフィールド酸化膜を形成し、少なくとも２個のチャ
ネル領域上に保護膜をパターニングする工程と、前記保
護膜のそれぞれの両側に不純物を拡散して少なくとも２
組のソース領域およびドレイン領域を形成する工程と、
前記ソース領域およびドレイン領域の形成された半導体
基板上に前記保護膜と異なる性質を有する低誘電率膜を
形成する工程と、前記保護膜が露出するまで前記低誘電
率膜を平坦化する工程と、前記露出した保護膜を除去し
半導体基板表面を露出させる工程と、前記露出した半導
体基板表面にゲート絶縁膜を介してまたは直接強誘電体
膜を形成し、前記強誘電体膜を前記少なくとも２個のチ
ャネル領域上および前記低誘電率膜上に連続して形成す
る工程とを含むものである。
造に形成し、加工しにくい強誘電体膜の加工をできるだ
けしなくてすむようにするため、半導体基板に素子間分
離のフィールド酸化膜を形成し、少なくとも２個のチャ
ネル領域上に保護膜をパターニングする工程と、前記保
護膜のそれぞれの両側に不純物を拡散して少なくとも２
組のソース領域およびドレイン領域を形成する工程と、
前記ソース領域およびドレイン領域の形成された半導体
基板上に前記保護膜と異なる性質を有する低誘電率膜を
形成する工程と、前記保護膜が露出するまで前記低誘電
率膜を平坦化する工程と、前記露出した保護膜を除去し
半導体基板表面を露出させる工程と、前記露出した半導
体基板表面にゲート絶縁膜を介してまたは直接強誘電体
膜を形成し、前記強誘電体膜を前記少なくとも２個のチ
ャネル領域上および前記低誘電率膜上に連続して形成す
る工程とを含むものである。
【００１２】
【作用】本発明によれば、強誘電体膜をソース、ドレイ
ン領域上に形成した低誘電率の誘電体膜（以下、低誘電
率膜という）およびフィールド酸化膜上を経由して、少
なくとも２つ以上のメモリ部のキャパシタにまたがって
連続して形成しているため、微細加工の強誘電体膜のエ
ッチングを必要とせず、半導体材料がダメージを受けて
素子特性に影響することはない。
ン領域上に形成した低誘電率の誘電体膜（以下、低誘電
率膜という）およびフィールド酸化膜上を経由して、少
なくとも２つ以上のメモリ部のキャパシタにまたがって
連続して形成しているため、微細加工の強誘電体膜のエ
ッチングを必要とせず、半導体材料がダメージを受けて
素子特性に影響することはない。
【００１３】一方、強誘電体膜はチャネル領域上を超え
て、ソース、ドレイン領域上の低誘電率膜およびフィー
ルド酸化膜上を経て他のメモリ部のチャネル領域上まで
延びているが、キャパシタとして作用するのはチャネル
領域上のゲート絶縁膜上にある部分のみで、低誘電体膜
およびフィールド酸化膜上の強誘電体膜はキャパシタと
して作用しない。その理由は、低誘電率膜（フィールド
酸化膜も低誘電体膜である）は分極が小さく、しかもこ
の低誘電率膜は厚く、電圧を多く消費するため強誘電体
部分の寄与は小さくなるからである。
て、ソース、ドレイン領域上の低誘電率膜およびフィー
ルド酸化膜上を経て他のメモリ部のチャネル領域上まで
延びているが、キャパシタとして作用するのはチャネル
領域上のゲート絶縁膜上にある部分のみで、低誘電体膜
およびフィールド酸化膜上の強誘電体膜はキャパシタと
して作用しない。その理由は、低誘電率膜（フィールド
酸化膜も低誘電体膜である）は分極が小さく、しかもこ
の低誘電率膜は厚く、電圧を多く消費するため強誘電体
部分の寄与は小さくなるからである。
【００１４】その結果、ソース領域とドレイン領域上に
形成された、低誘電率膜のあいだに挟まれた部分の強誘
電体膜のみがキャパシタとして寄与し、この低誘電率膜
のエッチングは半導体基板との選択比を大きくとれて微
細加工ができるため、正確な寸法を有する強誘電体膜を
使用したメモリ部を多数有する記憶素子を形成できる。
形成された、低誘電率膜のあいだに挟まれた部分の強誘
電体膜のみがキャパシタとして寄与し、この低誘電率膜
のエッチングは半導体基板との選択比を大きくとれて微
細加工ができるため、正確な寸法を有する強誘電体膜を
使用したメモリ部を多数有する記憶素子を形成できる。
【００１５】
【実施例】つぎに図面に基づいて本発明について説明す
る。図１は本発明の一実施例である半導体記憶素子の断
面構造を示す説明図である。図において、１〜13は図９
と同じ部分を指し、メモリ部Ｉを構成し、同一部分にサ
フィックスａを付して同一符号でメモリ部IIを形成して
いる。なおメモリ部Ｉとメモリ部IIで連続して形成され
ている部分はメモリ部Ｉの符号を使用している。
る。図１は本発明の一実施例である半導体記憶素子の断
面構造を示す説明図である。図において、１〜13は図９
と同じ部分を指し、メモリ部Ｉを構成し、同一部分にサ
フィックスａを付して同一符号でメモリ部IIを形成して
いる。なおメモリ部Ｉとメモリ部IIで連続して形成され
ている部分はメモリ部Ｉの符号を使用している。
【００１６】この実施例では、ソース領域２、2aおよび
ドレイン領域３、3a上に低誘電率膜14、15、16がそれぞ
れ形成されており、そののち、強誘電体膜７が各メモリ
部に連続して形成されている。したがって、この強誘電
体膜７はチャネル領域６、6a上では薄いゲート絶縁膜を
介して形成され、それ以外のところでは厚い低誘電率膜
14、15、16の上に形成されている。この低誘電率膜14、
15、16はたとえば、酸化ケイ素膜とかチッ化ケイ素膜な
どで、通常の半導体装置の製造において便利に使用され
る比誘電率が４〜７位のもので、厚さは0.5 μｍ位形成
されている。
ドレイン領域３、3a上に低誘電率膜14、15、16がそれぞ
れ形成されており、そののち、強誘電体膜７が各メモリ
部に連続して形成されている。したがって、この強誘電
体膜７はチャネル領域６、6a上では薄いゲート絶縁膜を
介して形成され、それ以外のところでは厚い低誘電率膜
14、15、16の上に形成されている。この低誘電率膜14、
15、16はたとえば、酸化ケイ素膜とかチッ化ケイ素膜な
どで、通常の半導体装置の製造において便利に使用され
る比誘電率が４〜７位のもので、厚さは0.5 μｍ位形成
されている。
【００１７】強誘電体膜７は、たとえば PbTiO3 、 PZT
(Pb(Zr1-x Tix )O3 ) 、PLZT((Pb1-x Lax )(Zr1-y T
iy ) 1-x/4 O3 ) などの自発分極の大きい酸化物ペロ
ブスカイト構造を有するもので比誘電率は100 〜2000位
のものを使用する。この強誘電体膜７はたとえば、スパ
ッタリング法とかCVD 法、ゾル−ゲル法などで半導体基
板の表面全体に付着し、そののち不要部分をイオンミリ
ングなどのドライエッチングまたはウェットエッチング
で除去する。すなわち、本実施例では各メモリ部の強誘
電体膜を連続して形成するようにしているが、メモリ部
以外で不要な部分や層間絶縁膜を介して配線膜のあいだ
に位置する部分は寄生容量が発生するため除去する。
(Pb(Zr1-x Tix )O3 ) 、PLZT((Pb1-x Lax )(Zr1-y T
iy ) 1-x/4 O3 ) などの自発分極の大きい酸化物ペロ
ブスカイト構造を有するもので比誘電率は100 〜2000位
のものを使用する。この強誘電体膜７はたとえば、スパ
ッタリング法とかCVD 法、ゾル−ゲル法などで半導体基
板の表面全体に付着し、そののち不要部分をイオンミリ
ングなどのドライエッチングまたはウェットエッチング
で除去する。すなわち、本実施例では各メモリ部の強誘
電体膜を連続して形成するようにしているが、メモリ部
以外で不要な部分や層間絶縁膜を介して配線膜のあいだ
に位置する部分は寄生容量が発生するため除去する。
【００１８】この強誘電体膜のエッチングは、前述のよ
うに低誘電率膜14、15、16上でなされるため、ドライエ
ッチングで行っても、半導体基板１を傷つけたり、強誘
電体膜を除去し残すことはない。すなわち強誘電体膜の
除去する場所は酸化膜などソース、ドレイン領域２、2
a、３、3a上に形成された厚い低誘電率膜部分であるた
め、エッチングし過ぎても厚い酸化膜などの一部が除去
されるだけで、半導体領域には及ばず、トランジスタな
ど半導体構成部分には影響しないからである。またメモ
リ部のキャパシタの特性に影響する部分でないため、エ
ッチングの精度は必要とされず、ウェットエッチングで
行うこともできる。
うに低誘電率膜14、15、16上でなされるため、ドライエ
ッチングで行っても、半導体基板１を傷つけたり、強誘
電体膜を除去し残すことはない。すなわち強誘電体膜の
除去する場所は酸化膜などソース、ドレイン領域２、2
a、３、3a上に形成された厚い低誘電率膜部分であるた
め、エッチングし過ぎても厚い酸化膜などの一部が除去
されるだけで、半導体領域には及ばず、トランジスタな
ど半導体構成部分には影響しないからである。またメモ
リ部のキャパシタの特性に影響する部分でないため、エ
ッチングの精度は必要とされず、ウェットエッチングで
行うこともできる。
【００１９】一方、ソース領域とドレイン領域で挟まれ
たチャネル領域６上に形成された強誘電体は、チャネル
領域６上を超えてソース領域２、2a、ドレイン領域３、
3aおよびフィールド酸化膜４上の低誘電率膜14、15、16
の上まで延び、隣りのメモリ部IIのチャネル領域6a上に
連続して形成されているが、実際に記憶素子として使用
する書き込み時には、低誘電率膜14、15、16上の強誘電
体膜７はほとんど電極膜が形成されてなく、また電極膜
が延びていても印加電圧の大部分が厚い低誘電率膜14、
15、16側にかかり、この部分の分極は殆んどなされず、
キャパシタとして動作しない。したがって、低誘電率膜
14、15、16上に延びた部分は、何ら悪影響を及ぼさな
い。
たチャネル領域６上に形成された強誘電体は、チャネル
領域６上を超えてソース領域２、2a、ドレイン領域３、
3aおよびフィールド酸化膜４上の低誘電率膜14、15、16
の上まで延び、隣りのメモリ部IIのチャネル領域6a上に
連続して形成されているが、実際に記憶素子として使用
する書き込み時には、低誘電率膜14、15、16上の強誘電
体膜７はほとんど電極膜が形成されてなく、また電極膜
が延びていても印加電圧の大部分が厚い低誘電率膜14、
15、16側にかかり、この部分の分極は殆んどなされず、
キャパシタとして動作しない。したがって、低誘電率膜
14、15、16上に延びた部分は、何ら悪影響を及ぼさな
い。
【００２０】つぎにこの半導体記憶素子の製法について
説明する。図２〜７は本発明の一実施例である半導体記
憶素子の製造工程を示す断面説明図である。
説明する。図２〜７は本発明の一実施例である半導体記
憶素子の製造工程を示す断面説明図である。
【００２１】まず図２に示すように、半導体基板１上に
チッ化膜などでパターニングして素子間分離のフィール
ド酸化膜４を形成し、そののちチャネル領域６、6a形成
場所に保護膜17、17a をパターニング形成する。具体例
としてフィールド酸化膜４を形成したｐ型半導体基板１
上に、CVD 法により SiH2 Cl2 ガスとNH3 ガスを約750
℃で気相反応させ、0.5 μｍのチッ化膜を形成し、プラ
ズマエッチングして保護膜17、17a を形成した。
チッ化膜などでパターニングして素子間分離のフィール
ド酸化膜４を形成し、そののちチャネル領域６、6a形成
場所に保護膜17、17a をパターニング形成する。具体例
としてフィールド酸化膜４を形成したｐ型半導体基板１
上に、CVD 法により SiH2 Cl2 ガスとNH3 ガスを約750
℃で気相反応させ、0.5 μｍのチッ化膜を形成し、プラ
ズマエッチングして保護膜17、17a を形成した。
【００２２】つぎに図３に示すように保護膜17、17a の
それぞれの両側に不純物を拡散してソース領域２、2a、
ドレイン領域３、3aを形成する。具体例として、イオン
注入法によりAsのイオンをドース量５×1015cm-2でイオ
ン打込みし、約900 ℃、約30分間の熱処理をして拡散さ
せ、ｎ+ 型のソース領域２、2a、ドレイン領域３、3aを
形成した。
それぞれの両側に不純物を拡散してソース領域２、2a、
ドレイン領域３、3aを形成する。具体例として、イオン
注入法によりAsのイオンをドース量５×1015cm-2でイオ
ン打込みし、約900 ℃、約30分間の熱処理をして拡散さ
せ、ｎ+ 型のソース領域２、2a、ドレイン領域３、3aを
形成した。
【００２３】つぎに図４に示すように、保護膜17、17a
とは異なる性質を有する低誘電率膜を半導体基板表面全
体に形成する。具体例としてCVD 法により N2 O ガスと
SiH4 ガスを導入して約800 ℃で気相反応させ、酸化ケ
イ素膜を約0.6 μｍ形成した。
とは異なる性質を有する低誘電率膜を半導体基板表面全
体に形成する。具体例としてCVD 法により N2 O ガスと
SiH4 ガスを導入して約800 ℃で気相反応させ、酸化ケ
イ素膜を約0.6 μｍ形成した。
【００２４】そののち、図５に示すように、半導体基板
表面上に形成された膜が平坦になるようにエッチバック
し、前記保護膜17、17a を露出させる。具体例として反
応性イオンエッチング（以下、RIE という）法によりエ
ッチングすることにより表面から同じ厚さエッチングさ
れ、保護膜17、17a が露出することにより、それぞれの
両側に酸化ケイ素膜である低誘電率膜14、15、16がソー
ス領域２、2aおよびドレイン領域３、3a上に形成され
た。
表面上に形成された膜が平坦になるようにエッチバック
し、前記保護膜17、17a を露出させる。具体例として反
応性イオンエッチング（以下、RIE という）法によりエ
ッチングすることにより表面から同じ厚さエッチングさ
れ、保護膜17、17a が露出することにより、それぞれの
両側に酸化ケイ素膜である低誘電率膜14、15、16がソー
ス領域２、2aおよびドレイン領域３、3a上に形成され
た。
【００２５】つぎに図６に示すように、低誘電率膜14、
15、16やフィールド酸化膜４は腐蝕されないで、保護膜
17、17a のみが腐蝕されるエッチング液で保護膜17、17
a を腐蝕除去し、半導体基板１を露出させる。具体例と
しては、熱 H3 PO4 液でエッチングすることによりチッ
化膜である保護膜17、17a のみが腐蝕除去され、酸化ケ
イ素膜であるフィールド酸化膜４、低誘電率膜14、15、
16はそのまま残り、保護膜17、17a の下の半導体基板１
の表面が露出した。
15、16やフィールド酸化膜４は腐蝕されないで、保護膜
17、17a のみが腐蝕されるエッチング液で保護膜17、17
a を腐蝕除去し、半導体基板１を露出させる。具体例と
しては、熱 H3 PO4 液でエッチングすることによりチッ
化膜である保護膜17、17a のみが腐蝕除去され、酸化ケ
イ素膜であるフィールド酸化膜４、低誘電率膜14、15、
16はそのまま残り、保護膜17、17a の下の半導体基板１
の表面が露出した。
【００２６】つづいて図７に示すように、ゲート絶縁膜
５、強誘電体膜７を順次形成し、強誘電体膜７のメモリ
部以外の不要部分を除去する。この際、強誘電体膜と半
導体基板が反応しないばあいはゲート絶縁膜は不要であ
る。また、強誘電体膜７は各メモリ部に連続して形成さ
れるように付着されており、素子特性に影響しない部分
でのエッチングとなる。ひきつづき金属膜を付着し、パ
ターニングして各メモリ部のゲート電極膜８、8aを形成
する。
５、強誘電体膜７を順次形成し、強誘電体膜７のメモリ
部以外の不要部分を除去する。この際、強誘電体膜と半
導体基板が反応しないばあいはゲート絶縁膜は不要であ
る。また、強誘電体膜７は各メモリ部に連続して形成さ
れるように付着されており、素子特性に影響しない部分
でのエッチングとなる。ひきつづき金属膜を付着し、パ
ターニングして各メモリ部のゲート電極膜８、8aを形成
する。
【００２７】具体例として、TEOSを用いたCVD 法により
約0.6 μｍの酸化ケイ素膜を形成し、そののち PbTiO3
をスパッタリングにより0.5 μｍ形成した。つぎに、ウ
ェットエッチング（たとえば、 H2 O 、HCl 、HF、NH4
Fなどからなるエッチング液が用いられる）で素子端部
およびメモリ部以外で不要な部分並びに配線膜の重なる
部分の強誘電体膜を除去した。この強誘電体膜の除去
は、キャパシタ部分を形成する微細精度のエッチングを
必要としないため、ウェットエッチングでも特性に何ら
影響を与えない。そののち、白金金属をスパッタ法によ
り付着し、RIE 法でエッチングすることにより各メモリ
部のゲート電極膜８、8aを形成した。
約0.6 μｍの酸化ケイ素膜を形成し、そののち PbTiO3
をスパッタリングにより0.5 μｍ形成した。つぎに、ウ
ェットエッチング（たとえば、 H2 O 、HCl 、HF、NH4
Fなどからなるエッチング液が用いられる）で素子端部
およびメモリ部以外で不要な部分並びに配線膜の重なる
部分の強誘電体膜を除去した。この強誘電体膜の除去
は、キャパシタ部分を形成する微細精度のエッチングを
必要としないため、ウェットエッチングでも特性に何ら
影響を与えない。そののち、白金金属をスパッタ法によ
り付着し、RIE 法でエッチングすることにより各メモリ
部のゲート電極膜８、8aを形成した。
【００２８】この実施例では強誘電体膜７のエッチング
をウェットエッチングで行ったが、前述のように強誘電
体膜７は低誘電率膜14、15、16上に形成されているた
め、イオンミリングなど選択比を大きくとれないドライ
エッチングで行っても、低誘電率膜14、15、16の一部が
エッチングされるだけで、半導体領域に影響を与えるこ
とはない。
をウェットエッチングで行ったが、前述のように強誘電
体膜７は低誘電率膜14、15、16上に形成されているた
め、イオンミリングなど選択比を大きくとれないドライ
エッチングで行っても、低誘電率膜14、15、16の一部が
エッチングされるだけで、半導体領域に影響を与えるこ
とはない。
【００２９】最後に通常の半導体プロセスで行われる手
法により、層間絶縁膜９を形成し、ソース電極10、10a
、ゲート電極11、11a、ドレイン電極12、12a 、のアル
ミ配線を形成し、パシベーション膜13を形成することに
より、図１に示すような構造の半導体記憶素子を形成で
きる。具体例としてはCVD 法により酸化ケイ素膜を層間
絶縁膜９として形成し、電極コンタクト用孔をRIE 法と
強誘電体膜用の混酸溶液で目抜き、アルミニウム膜をス
パッタリングで形成して各々の電極を形成し、さらにCV
D 法により酸化ケイ素膜をパシベーション膜として形成
した。
法により、層間絶縁膜９を形成し、ソース電極10、10a
、ゲート電極11、11a、ドレイン電極12、12a 、のアル
ミ配線を形成し、パシベーション膜13を形成することに
より、図１に示すような構造の半導体記憶素子を形成で
きる。具体例としてはCVD 法により酸化ケイ素膜を層間
絶縁膜９として形成し、電極コンタクト用孔をRIE 法と
強誘電体膜用の混酸溶液で目抜き、アルミニウム膜をス
パッタリングで形成して各々の電極を形成し、さらにCV
D 法により酸化ケイ素膜をパシベーション膜として形成
した。
【００３０】この実施例では、強誘電体膜の上からコン
タクト孔を設ける例で説明したが、強誘電体膜にコンタ
クト孔を設ける工程を省くため、強誘電体膜７の形成前
にコンタクト孔を設け、低誘電率膜上にタングステンシ
リサイド(WSi) などの配線膜を形成し、強誘電体膜のな
い部分でソース、ドレイン電極を形成することもでき
る。
タクト孔を設ける例で説明したが、強誘電体膜にコンタ
クト孔を設ける工程を省くため、強誘電体膜７の形成前
にコンタクト孔を設け、低誘電率膜上にタングステンシ
リサイド(WSi) などの配線膜を形成し、強誘電体膜のな
い部分でソース、ドレイン電極を形成することもでき
る。
【００３１】図８に本発明の他の構造例を示す。この構
造は、ゲート電極をゲート絶縁膜と強誘電体膜を介して
配置しないで、ゲート絶縁膜５上にゲート電極膜18を形
成し、その上に強誘電体膜７を形成し、さらにその上に
キャパシタ用の上部電極19を形成したものである。他の
部分の機能および符号は図１と同じである。
造は、ゲート電極をゲート絶縁膜と強誘電体膜を介して
配置しないで、ゲート絶縁膜５上にゲート電極膜18を形
成し、その上に強誘電体膜７を形成し、さらにその上に
キャパシタ用の上部電極19を形成したものである。他の
部分の機能および符号は図１と同じである。
【００３２】すなわち、図１の構造ではMOSFETのモスキ
ャパシタと強誘電体によるキャパシタを合わせてゲート
電極膜８で挟んでいるため、薄いゲート絶縁膜とはい
え、低誘電率膜を介しており、書き込み時にその分、高
電圧を必要とすること、強誘電体材料はシリコン基板と
の密着度がよくないため、他のバッファ層を介在させた
いが、他のバッファ層を介在させると一層、書き込み時
に高電圧を必要とし、能率がわるいことなどの問題に対
し、改良したものである（特願平3-247714号）。
ャパシタと強誘電体によるキャパシタを合わせてゲート
電極膜８で挟んでいるため、薄いゲート絶縁膜とはい
え、低誘電率膜を介しており、書き込み時にその分、高
電圧を必要とすること、強誘電体材料はシリコン基板と
の密着度がよくないため、他のバッファ層を介在させた
いが、他のバッファ層を介在させると一層、書き込み時
に高電圧を必要とし、能率がわるいことなどの問題に対
し、改良したものである（特願平3-247714号）。
【００３３】このような構造に対してもソース領域２、
2aおよびドレイン領域３、3a上に低誘電率膜14、15、16
を形成し、強誘電体膜７を各メモリ部にわたり連続して
形成することにより、半導体素子の特性を損ねることな
く、強誘電体膜を使用した多数のメモリ部を有する半導
体記憶素子をうることができる。
2aおよびドレイン領域３、3a上に低誘電率膜14、15、16
を形成し、強誘電体膜７を各メモリ部にわたり連続して
形成することにより、半導体素子の特性を損ねることな
く、強誘電体膜を使用した多数のメモリ部を有する半導
体記憶素子をうることができる。
【００３４】
【発明の効果】以上説明したように本発明によれば、メ
モリ部を多数有する半導体記憶素子のキャパシタを形成
する強誘電体膜を各メモリ部に連続して形成しているた
め、強誘電体膜の不要部分のエッチング除去は素子特性
に影響を与えない所に設定することができ、選択比のえ
られにくいイオンミリングなどのドライエッチングで
も、また微細加工の行えないウェットエッチングで行っ
ても高特性の半導体記憶素子をえられる。
モリ部を多数有する半導体記憶素子のキャパシタを形成
する強誘電体膜を各メモリ部に連続して形成しているた
め、強誘電体膜の不要部分のエッチング除去は素子特性
に影響を与えない所に設定することができ、選択比のえ
られにくいイオンミリングなどのドライエッチングで
も、また微細加工の行えないウェットエッチングで行っ
ても高特性の半導体記憶素子をえられる。
【００３５】その結果メモリアレイなどメモリ部を多数
有する強誘電体膜を使用した半導体記憶素子の加工上の
問題が解消され、高特性の半導体記憶素子を容易に形成
できる。
有する強誘電体膜を使用した半導体記憶素子の加工上の
問題が解消され、高特性の半導体記憶素子を容易に形成
できる。
【図１】本発明の一実施例である２個のメモリ部を有す
る半導体記憶素子の構造を示す断面説明図である。
る半導体記憶素子の構造を示す断面説明図である。
【図２】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図３】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図４】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図５】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図６】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図７】本発明の一実施例である半導体記憶素子の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図８】本発明の他の実施例である２個のメモリ部を有
する半導体記憶素子の構造を示す断面説明図である。
する半導体記憶素子の構造を示す断面説明図である。
【図９】従来の半導体記憶素子の１個のメモリ部の構造
を示す断面説明図である。
を示す断面説明図である。
１ 半導体基板 ２、2a ソース領域 ３、3a ドレイン領域 ５ ゲート絶縁膜 ６、6a チャネル領域 ７ 強誘電体膜 ８、8a ゲート電極膜 10、10a ソース電極 11、11a ゲート電極 12、12a ドレイン電極 14、15、16 低誘電率膜
Claims (2)
- 【請求項１】 ソース領域、ドレイン領域およびチャネ
ル領域が複数個形成された半導体基板と、少なくとも２組の前記ソース領域およびドレイン領域上
に形成された低誘電率膜と、 少なくとも２個の前記チャネル領域上および前記低誘電
率膜上に連続して形成された強誘電体膜とを有 する半導
体装置。 - 【請求項２】 半導体基板に素子間分離のフィールド酸
化膜を形成し、少なくとも２個のチャネル領域上に保護
膜をパターニングする工程と、前記 保護膜のそれぞれの両側に不純物を拡散して少なく
とも２組のソース領域およびドレイン領域を形成する工
程と、前記 ソース領域およびドレイン領域の形成された半導体
基板上に前記保護膜と異なる性質を有する低誘電率膜を
形成する工程と、前 記保護膜が露出するまで前記低誘電率膜を平坦化する
工程と、前記 露出した保護膜を除去し半導体基板表面を露出させ
る工程と、前記 露出した半導体基板表面にゲート絶縁膜を介してま
たは直接強誘電体膜を形成し、前記強誘電体膜を前記少
なくとも２個のチャネル領域上および前記低誘電率膜上
に連続して形成する工程とを含む半導体装置の製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282888A JP3045417B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体装置およびその製法 |
| US07/966,495 US5384729A (en) | 1991-10-28 | 1992-10-26 | Semiconductor storage device having ferroelectric film |
| US08/274,029 US5424238A (en) | 1991-10-28 | 1994-07-12 | Method for producing a semiconductor device having a ferroelectric storage cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282888A JP3045417B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121762A JPH05121762A (ja) | 1993-05-18 |
| JP3045417B2 true JP3045417B2 (ja) | 2000-05-29 |
Family
ID=17658397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282888A Expired - Fee Related JP3045417B2 (ja) | 1991-10-28 | 1991-10-29 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3045417B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2643833B2 (ja) * | 1994-05-30 | 1997-08-20 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
-
1991
- 1991-10-29 JP JP3282888A patent/JP3045417B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05121762A (ja) | 1993-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |