JP3043678B2 - Ａ／ｄ変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はＡ／Ｄ変換回路に関
し、特にＡ／Ｄ変換値に対する補正機能を有するＡ／Ｄ
変換回路に関する。
し、特にＡ／Ｄ変換値に対する補正機能を有するＡ／Ｄ
変換回路に関する。
【０００２】
【従来の技術】従来の、この種のＡ／Ｄ変換回路の例と
しては、例えば特開平７ー２７３６４９号公報に開示さ
れている信号変換回路のように、Ａ／Ｄ変換回路におい
て生じるオフセット電圧をキャンセルすることを目的と
したＡ／Ｄ変換回路が知られている。
しては、例えば特開平７ー２７３６４９号公報に開示さ
れている信号変換回路のように、Ａ／Ｄ変換回路におい
て生じるオフセット電圧をキャンセルすることを目的と
したＡ／Ｄ変換回路が知られている。
【０００３】図３は、当該従来例の構成を示すブロック
図である。図３に示されるように、本従来例は、アナロ
グ入力信号１１を、Ａ／Ｄ変換器出力信号１２に変換し
て出力するＡ／Ｄ変換器１と、Ａ／Ｄ変換器１のＡ／Ｄ
変換器出力信号１２を入力し、制御信号２４を介してオ
フセット補正用コード２５を出力するオフセット補正用
レジスタ８と、Ａ／Ｄ変換器出力信号１２とオフセット
補正用コード２５を入力して、オフセット電圧が補正さ
れたデジタル出力信号２６を出力する減算器２とを備え
て構成される。
図である。図３に示されるように、本従来例は、アナロ
グ入力信号１１を、Ａ／Ｄ変換器出力信号１２に変換し
て出力するＡ／Ｄ変換器１と、Ａ／Ｄ変換器１のＡ／Ｄ
変換器出力信号１２を入力し、制御信号２４を介してオ
フセット補正用コード２５を出力するオフセット補正用
レジスタ８と、Ａ／Ｄ変換器出力信号１２とオフセット
補正用コード２５を入力して、オフセット電圧が補正さ
れたデジタル出力信号２６を出力する減算器２とを備え
て構成される。
【０００４】図３において、当該Ａ／Ｄ変換回路の動作
開始に当っては、最初に、オフセット補正用レジスタ８
に対して、Ａ／Ｄ変換器１におけるオフセット補正用コ
ードの設定が行われる。まず、アナログ入力信号１１と
して、“０”レベルに相当するアナログ信号がＡ／Ｄ変
換器１に対して入力される。この“０”レベルのアナロ
グ信号の入力に対応して、Ａ／Ｄ変換器１より出力され
るＡ／Ｄ変換器出力信号１２は、オフセット補正用レジ
スタ８に入力されて保持される。この“０”レベルのア
ナログ信号の入力を受けて、Ａ／Ｄ変換器１より出力さ
れる上記のＡ／Ｄ変換器出力信号１２のデジタル値は、
当該Ａ／Ｄ変換器１において発生するオフセット電圧に
相当するデジタル値そのものであり、そのデジタル値
は、Ａ／Ｄ変換器１において生じるオフセット電圧を補
正するオフセット補正用コードとして、オフセット補正
用レジスタ８に保持される。従って、この本実施形態に
よるＡ／Ｄ変換動作の冒頭におけるオフセット補正用コ
ードの取り込み時においては、オフセット補正用レジス
タ８には、Ａ／Ｄ変換器１におけるオフセット電圧を補
正するオフセット補正用コードが保持された初期動作状
態が設定されている。
開始に当っては、最初に、オフセット補正用レジスタ８
に対して、Ａ／Ｄ変換器１におけるオフセット補正用コ
ードの設定が行われる。まず、アナログ入力信号１１と
して、“０”レベルに相当するアナログ信号がＡ／Ｄ変
換器１に対して入力される。この“０”レベルのアナロ
グ信号の入力に対応して、Ａ／Ｄ変換器１より出力され
るＡ／Ｄ変換器出力信号１２は、オフセット補正用レジ
スタ８に入力されて保持される。この“０”レベルのア
ナログ信号の入力を受けて、Ａ／Ｄ変換器１より出力さ
れる上記のＡ／Ｄ変換器出力信号１２のデジタル値は、
当該Ａ／Ｄ変換器１において発生するオフセット電圧に
相当するデジタル値そのものであり、そのデジタル値
は、Ａ／Ｄ変換器１において生じるオフセット電圧を補
正するオフセット補正用コードとして、オフセット補正
用レジスタ８に保持される。従って、この本実施形態に
よるＡ／Ｄ変換動作の冒頭におけるオフセット補正用コ
ードの取り込み時においては、オフセット補正用レジス
タ８には、Ａ／Ｄ変換器１におけるオフセット電圧を補
正するオフセット補正用コードが保持された初期動作状
態が設定されている。
【０００５】次いで、Ａ／Ｄ変換の実動作に移り、変換
対象のアナログ入力信号１１の入力に対応して、Ａ／Ｄ
変換器１より出力されるＡ／Ｄ変換器出力信号１２は、
減算器２に入力される。他方において、当該減算器２に
対しては、制御信号２４により制御されて、オフセット
補正用レジスタ８より出力されるオフセット補正用コー
ド２５も入力される。これらの２入力を受けて、減算器
２においては、Ａ／Ｄ変換器出力信号１２とオフセット
補正用コード２５との減算処理が行われる。この減算処
理により、減算器２からは、Ａ／Ｄ変換器出力信号１２
に重畳されている、Ａ／Ｄ変換器１のオフセット電圧の
みが削除されたデジタル出力信号２６が生成されて出力
される。
対象のアナログ入力信号１１の入力に対応して、Ａ／Ｄ
変換器１より出力されるＡ／Ｄ変換器出力信号１２は、
減算器２に入力される。他方において、当該減算器２に
対しては、制御信号２４により制御されて、オフセット
補正用レジスタ８より出力されるオフセット補正用コー
ド２５も入力される。これらの２入力を受けて、減算器
２においては、Ａ／Ｄ変換器出力信号１２とオフセット
補正用コード２５との減算処理が行われる。この減算処
理により、減算器２からは、Ａ／Ｄ変換器出力信号１２
に重畳されている、Ａ／Ｄ変換器１のオフセット電圧の
みが削除されたデジタル出力信号２６が生成されて出力
される。
【０００６】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換回路においては、減算器において行われるＡ／Ｄ変
換出力信号に対する減算処理が、Ａ／Ｄ変換器において
生じるオフセット電圧に対応するオフセット補正用コー
ドのみにより行われているために、Ａ／Ｄ変換出力信号
１２のオフセット電圧に対する補正を行うことは可能で
はあるが、Ａ／Ｄ変換器における積分直線性誤差および
ゲイン誤差については補正を行うことができないという
欠点がある。
変換回路においては、減算器において行われるＡ／Ｄ変
換出力信号に対する減算処理が、Ａ／Ｄ変換器において
生じるオフセット電圧に対応するオフセット補正用コー
ドのみにより行われているために、Ａ／Ｄ変換出力信号
１２のオフセット電圧に対する補正を行うことは可能で
はあるが、Ａ／Ｄ変換器における積分直線性誤差および
ゲイン誤差については補正を行うことができないという
欠点がある。
【０００７】本願発明の目的は、Ａ／Ｄ変換器において
生じるオフセット電圧に起因するデジタル出力信号のオ
フセット・デジタル値の補正に加えて、Ａ／Ｄ変換器に
おける積分直線性誤差およびゲイン誤差に対しても補正
を行うことのできるＡ／Ｄ変換回路を実現することにあ
る。
生じるオフセット電圧に起因するデジタル出力信号のオ
フセット・デジタル値の補正に加えて、Ａ／Ｄ変換器に
おける積分直線性誤差およびゲイン誤差に対しても補正
を行うことのできるＡ／Ｄ変換回路を実現することにあ
る。
【０００８】
【課題を解決するための手段】本発明のＡ／Ｄ変換回路
は、アナログ信号をデジタル信号に変換して出力するＡ
／Ｄ変換器と、当該Ａ／Ｄ変換器のＡ／Ｄ変換器出力信
号の誤差を補正するための補正用データを格納する補正
用記憶手段と、前記Ａ／Ｄ変換出力信号と前記補正用デ
ータとの減算処理を行い、当該Ａ／Ｄ変換出力信号に重
畳されている誤差を排除してデジタル出力信号を出力す
る減算器とを備えるＡ／Ｄ変換回路において、前記補正
用記憶手段が、前記Ａ／Ｄ変換器出力信号により規定さ
れるアドレスに、当該Ａ／Ｄ変換器出力信号に対応する
補正用データを格納して保持する機能を有し、補正コー
ド取り込み動作時においては、所定の理想コードを選択
して前記減算器に出力し、Ａ／Ｄ変換実動作時において
は、前記補正用記憶手段より出力される補正データを選
択して前記減算器に出力する第１の信号選択手段と、補
正コード取り込み動作時においては、前記減算器の出力
信号を、補正データ入力信号として前記補正用記憶手段
に出力し、Ａ／Ｄ変換実動作時においては、前記減算器
の出力信号を、所望のデジタル変換出力信号として出力
する第２の信号選択手段と、補正コード取り込み動作時
においては、所定の制御信号ならびにＡ／Ｄ変換終了信
号の入力を受けて、前記補正用記憶手段に対する書き込
み信号を出力し、Ａ／Ｄ変換実動作時においては、前記
制御信号ならびにＡ／Ｄ変換終了信号の入力を受けて、
前記補正用記憶手段に対する読み出し信号を出力する論
理回路手段とを併せ備えて構成されることを特徴として
いる。
は、アナログ信号をデジタル信号に変換して出力するＡ
／Ｄ変換器と、当該Ａ／Ｄ変換器のＡ／Ｄ変換器出力信
号の誤差を補正するための補正用データを格納する補正
用記憶手段と、前記Ａ／Ｄ変換出力信号と前記補正用デ
ータとの減算処理を行い、当該Ａ／Ｄ変換出力信号に重
畳されている誤差を排除してデジタル出力信号を出力す
る減算器とを備えるＡ／Ｄ変換回路において、前記補正
用記憶手段が、前記Ａ／Ｄ変換器出力信号により規定さ
れるアドレスに、当該Ａ／Ｄ変換器出力信号に対応する
補正用データを格納して保持する機能を有し、補正コー
ド取り込み動作時においては、所定の理想コードを選択
して前記減算器に出力し、Ａ／Ｄ変換実動作時において
は、前記補正用記憶手段より出力される補正データを選
択して前記減算器に出力する第１の信号選択手段と、補
正コード取り込み動作時においては、前記減算器の出力
信号を、補正データ入力信号として前記補正用記憶手段
に出力し、Ａ／Ｄ変換実動作時においては、前記減算器
の出力信号を、所望のデジタル変換出力信号として出力
する第２の信号選択手段と、補正コード取り込み動作時
においては、所定の制御信号ならびにＡ／Ｄ変換終了信
号の入力を受けて、前記補正用記憶手段に対する書き込
み信号を出力し、Ａ／Ｄ変換実動作時においては、前記
制御信号ならびにＡ／Ｄ変換終了信号の入力を受けて、
前記補正用記憶手段に対する読み出し信号を出力する論
理回路手段とを併せ備えて構成されることを特徴として
いる。
【０００９】
【００１０】
【００１１】なお、前記論理回路手段としては、第１お
よび第２のＡＮＤ回路により形成して、補正コード取り
込み動作時においては、“１”レベルの制御信号ならび
に“１”レベルのＡ／Ｄ変換終了信号の入力を受けて、
前記補正用記憶手段に対する書き込み信号を出力し、Ａ
／Ｄ変換実動作時においては、“０”レベルの制御信号
ならびに“１”レベルのＡ／Ｄ変換終了信号の入力を受
けて、前記補正用記憶手段に対する読み出し信号を出力
するようにしてもよい。
よび第２のＡＮＤ回路により形成して、補正コード取り
込み動作時においては、“１”レベルの制御信号ならび
に“１”レベルのＡ／Ｄ変換終了信号の入力を受けて、
前記補正用記憶手段に対する書き込み信号を出力し、Ａ
／Ｄ変換実動作時においては、“０”レベルの制御信号
ならびに“１”レベルのＡ／Ｄ変換終了信号の入力を受
けて、前記補正用記憶手段に対する読み出し信号を出力
するようにしてもよい。
【００１２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の第１の実施形態を示すブロ
ック図である。図１に示されるように、本実施形態は、
アナログ入力信号１１を、Ａ／Ｄ変換器出力信号１２に
変換して出力するＡ／Ｄ変換器１と、当該Ａ／Ｄ変換器
１の分解能分のビット幅を有しており、Ａ／Ｄ変換器出
力信号１２の最上位ビットを含む上位ビット信号１３お
よび補正用コード入力信号２３を入力し、書き込み信号
１６および読み出し信号１７の入力に対応して、当該書
き込み信号１６が“１”の時には、上位ビット信号１３
のアドレスに補正用コード入力信号２３を書き込んで格
納し、当該読み出し信号１７が“１”の時には、前記上
位ビット信号１３のアドレスに格納されているデータ
を、補正用コード出力信号１８として出力する補正用メ
モリ３と、制御信号１４とＡ／Ｄ変換終了信号１５の論
理積をとって前記書き込み信号１６を出力するＡＮＤ回
路６と、制御信号１４を反転しＡ／Ｄ変換終了信号１５
との論理積をとって前記読み出し信号１７を出力するＡ
ＮＤ回路７と、補正用コード出力信号１８と理想コード
１９の何れか一方を、制御信号１４により制御されて選
択し、減算器入力信号２０として出力するセレクタ４
と、Ａ／Ｄ変換器出力信号１２と減算器入力信号２０と
の減算処理を行い、減算器出力信号２１として出力する
減算器２と、減算器２より出力される減算器出力信号２
１を入力して、前記制御信号１４により制御されて、所
望のデジタル出力信号２２または補正用コード入力信号
２３の何れかの信号として出力するセレクタ５とを備え
て構成される。
ック図である。図１に示されるように、本実施形態は、
アナログ入力信号１１を、Ａ／Ｄ変換器出力信号１２に
変換して出力するＡ／Ｄ変換器１と、当該Ａ／Ｄ変換器
１の分解能分のビット幅を有しており、Ａ／Ｄ変換器出
力信号１２の最上位ビットを含む上位ビット信号１３お
よび補正用コード入力信号２３を入力し、書き込み信号
１６および読み出し信号１７の入力に対応して、当該書
き込み信号１６が“１”の時には、上位ビット信号１３
のアドレスに補正用コード入力信号２３を書き込んで格
納し、当該読み出し信号１７が“１”の時には、前記上
位ビット信号１３のアドレスに格納されているデータ
を、補正用コード出力信号１８として出力する補正用メ
モリ３と、制御信号１４とＡ／Ｄ変換終了信号１５の論
理積をとって前記書き込み信号１６を出力するＡＮＤ回
路６と、制御信号１４を反転しＡ／Ｄ変換終了信号１５
との論理積をとって前記読み出し信号１７を出力するＡ
ＮＤ回路７と、補正用コード出力信号１８と理想コード
１９の何れか一方を、制御信号１４により制御されて選
択し、減算器入力信号２０として出力するセレクタ４
と、Ａ／Ｄ変換器出力信号１２と減算器入力信号２０と
の減算処理を行い、減算器出力信号２１として出力する
減算器２と、減算器２より出力される減算器出力信号２
１を入力して、前記制御信号１４により制御されて、所
望のデジタル出力信号２２または補正用コード入力信号
２３の何れかの信号として出力するセレクタ５とを備え
て構成される。
【００１４】本実施形態の動作モードとしては、補正コ
ード取り込みモードと、Ａ／Ｄ変換実動作モードを含む
二つの動作モードを有しており、これらの動作モード
は、制御信号１４により切替えられる。なお、本実施形
態の説明に当っては、具体例として、Ａ／Ｄ変換器１の
分解能が８ビットで、補正用メモリ３のアドレスが“０
Ｈ”から“７Ｈ”であり、Ａ／Ｄ変換器出力上位ビット
信号１３が、当該Ａ／Ｄ変換器出力信号１２の上位３ビ
ットである場合の例について説明するものとする。ま
た、この場合において、Ａ／Ｄ変換器出力信号１２に対
応する補正用メモリ３の補正コード格納アドレスは、以
下のとうりである。即ち、補正用メモリ３に対して、Ａ
／Ｄ変換器１より出力されるＡ／Ｄ変換器出力信号１２
の上位ビットが“００Ｈ”から“１ＦＨ”の場合におけ
る補正コードは、補正用メモリ３のアドレス“０Ｈ”に
格納される。以下同様にして、Ａ／Ｄ変換器出力信号１
２の上位ビットが“２０Ｈ”から“３ＦＨ”の場合の補
正コードは補正用メモリ３のアドレス“１Ｈ”に、“４
０Ｈ”から“５ＦＨ”の場合の補正コードは補正用メモ
リ３のアドレス“２Ｈ”に、“６０Ｈ”から“７ＦＨ”
の場合の補正コードは補正用メモリ３のアドレス“３
Ｈ”に、“８０Ｈ”から“９ＦＨ”の場合の補正コード
は補正用メモリ３のアドレス“４Ｈ”に、“Ａ０Ｈ”か
ら“ＢＦＨ”の場合の補正コードは補正用メモリ３のア
ドレス“５Ｈ”に、“Ｃ０Ｈ”から“ＤＦＨ”の場合の
補正コードは補正用メモリ３のアドレス“６Ｈ”に、
“Ｅ０Ｈ”から“ＦＦＨ”の場合の補正コードは補正用
メモリ３のアドレス“７Ｈ”に、それぞれ格納される。
ード取り込みモードと、Ａ／Ｄ変換実動作モードを含む
二つの動作モードを有しており、これらの動作モード
は、制御信号１４により切替えられる。なお、本実施形
態の説明に当っては、具体例として、Ａ／Ｄ変換器１の
分解能が８ビットで、補正用メモリ３のアドレスが“０
Ｈ”から“７Ｈ”であり、Ａ／Ｄ変換器出力上位ビット
信号１３が、当該Ａ／Ｄ変換器出力信号１２の上位３ビ
ットである場合の例について説明するものとする。ま
た、この場合において、Ａ／Ｄ変換器出力信号１２に対
応する補正用メモリ３の補正コード格納アドレスは、以
下のとうりである。即ち、補正用メモリ３に対して、Ａ
／Ｄ変換器１より出力されるＡ／Ｄ変換器出力信号１２
の上位ビットが“００Ｈ”から“１ＦＨ”の場合におけ
る補正コードは、補正用メモリ３のアドレス“０Ｈ”に
格納される。以下同様にして、Ａ／Ｄ変換器出力信号１
２の上位ビットが“２０Ｈ”から“３ＦＨ”の場合の補
正コードは補正用メモリ３のアドレス“１Ｈ”に、“４
０Ｈ”から“５ＦＨ”の場合の補正コードは補正用メモ
リ３のアドレス“２Ｈ”に、“６０Ｈ”から“７ＦＨ”
の場合の補正コードは補正用メモリ３のアドレス“３
Ｈ”に、“８０Ｈ”から“９ＦＨ”の場合の補正コード
は補正用メモリ３のアドレス“４Ｈ”に、“Ａ０Ｈ”か
ら“ＢＦＨ”の場合の補正コードは補正用メモリ３のア
ドレス“５Ｈ”に、“Ｃ０Ｈ”から“ＤＦＨ”の場合の
補正コードは補正用メモリ３のアドレス“６Ｈ”に、
“Ｅ０Ｈ”から“ＦＦＨ”の場合の補正コードは補正用
メモリ３のアドレス“７Ｈ”に、それぞれ格納される。
【００１５】次に、本実施形態における補正コード取り
込みモード時の動作について説明する。まず、制御信号
１４は“１”レベルに設定される、この制御信号１４
は、ＡＮＤ回路６および７と、セレクタ４および５に入
力されるが、セレクタ４においては、“１”レベルの制
御信号１４に制御されて、入力信号として外部から入力
される理想コード１９が選択されて、減算器入力信号２
０として出力されて減算器２に入力される。また、セレ
クタ５においては、“１”レベルの制御信号１４に制御
されて、減算器２より出力される減算器出力信号２１の
入力に対応して、当該減算器出力信号２１は補正用コー
ド入力信号２３として出力される。また、Ａ／Ｄ変換器
１によるＡ／Ｄ変換作用が終了した時点においては、Ａ
／Ｄ変換終了信号１５が、“１”レベルのパルス信号と
して入力されるが、制御信号１４とＡ／Ｄ変換終了信号
１５の論理積としてＡＮＤ回路６より出力される書き込
み信号１６は、減算器２における上記の減算処理結果が
確定された後に出力されて、補正用メモリ３に入力され
る。この場合に、制御信号１４およびＡ／Ｄ変換終了信
号１５が共に“１”レベルの時には、当該書き込み信号
１６は、“１”レベルの信号として補正用メモリ３に入
力される。
込みモード時の動作について説明する。まず、制御信号
１４は“１”レベルに設定される、この制御信号１４
は、ＡＮＤ回路６および７と、セレクタ４および５に入
力されるが、セレクタ４においては、“１”レベルの制
御信号１４に制御されて、入力信号として外部から入力
される理想コード１９が選択されて、減算器入力信号２
０として出力されて減算器２に入力される。また、セレ
クタ５においては、“１”レベルの制御信号１４に制御
されて、減算器２より出力される減算器出力信号２１の
入力に対応して、当該減算器出力信号２１は補正用コー
ド入力信号２３として出力される。また、Ａ／Ｄ変換器
１によるＡ／Ｄ変換作用が終了した時点においては、Ａ
／Ｄ変換終了信号１５が、“１”レベルのパルス信号と
して入力されるが、制御信号１４とＡ／Ｄ変換終了信号
１５の論理積としてＡＮＤ回路６より出力される書き込
み信号１６は、減算器２における上記の減算処理結果が
確定された後に出力されて、補正用メモリ３に入力され
る。この場合に、制御信号１４およびＡ／Ｄ変換終了信
号１５が共に“１”レベルの時には、当該書き込み信号
１６は、“１”レベルの信号として補正用メモリ３に入
力される。
【００１６】補正用メモリ３のアドレス“０Ｈ”に補正
コードを格納する場合には、前述のように、Ａ／Ｄ変換
器１に対しては、アナログ入力信号１１として、Ａ／Ｄ
変換器出力信号１２が“００Ｈ”から“１ＦＨ”として
出力される任意のアナログ信号が設定されて入力される
とともに、当該アナログ入力信号１１に相当する理想コ
ード１９がセレクタ４に入力されて、当該任意のアナロ
グ信号に対するＡ／Ｄ変換動作が開始される。そして、
このＡ／Ｄ変換動作が終了すると、セレクタ４を介して
減算器入力信号２０として出力される理想コード１９が
減算器２に入力され、減算器２においては、Ａ／Ｄ変換
器出力信号１２と理想コード１９との減算処理が行われ
る。この減算器２より出力される減算器出力信号２１
は、セレクタ５に入力されて、“１”レベルの制御信号
１４により制御されて補正用コード入力信号２３として
出力され、書き込み信号１６を介して補正用メモリ３に
入力される。そして、当該Ａ／Ｄ変換動作の終了時にお
いて、“１”レベルのパルス信号として入力されるＡ／
Ｄ変換終了信号１５を介して、ＡＮＤ回路６より出力さ
れる“１”レベルの書き込み信号により、前記アドレス
“０Ｈ”に、補正用コード入力信号２３として書き込ま
れる。同様にして、補正用メモリ３のアドレス“１Ｈ”
に補正用コードを格納する場合には、Ａ／Ｄ変換器出力
信号１２が、“２０Ｈ”から“３ＦＨ”として出力され
る任意のアナログ信号が設定されて入力されるととも
に、当該アナログ入力信号１１に相当する理想コード１
９がセレクタ４に入力されて、当該任意のアナログ信号
に対するＡ／Ｄ変換および減算処理が行われて、セレク
タ５より出力される補正用コード入力信号２３が補正用
メモリ３に入力され、当該補正用メモリ３のアドレス
“１Ｈ”に、補正用コード入力信号２３として書き込ま
れる。以下、同様にして、補正用メモリ３のアドレス
“２Ｈ”から“７Ｈ”まで、対応するアナログ入力信号
１１を設定してＡ／Ｄ変換動作を行うことにより、それ
ぞれの補正用コード入力信号２３が補正用メモリ３に格
納される。
コードを格納する場合には、前述のように、Ａ／Ｄ変換
器１に対しては、アナログ入力信号１１として、Ａ／Ｄ
変換器出力信号１２が“００Ｈ”から“１ＦＨ”として
出力される任意のアナログ信号が設定されて入力される
とともに、当該アナログ入力信号１１に相当する理想コ
ード１９がセレクタ４に入力されて、当該任意のアナロ
グ信号に対するＡ／Ｄ変換動作が開始される。そして、
このＡ／Ｄ変換動作が終了すると、セレクタ４を介して
減算器入力信号２０として出力される理想コード１９が
減算器２に入力され、減算器２においては、Ａ／Ｄ変換
器出力信号１２と理想コード１９との減算処理が行われ
る。この減算器２より出力される減算器出力信号２１
は、セレクタ５に入力されて、“１”レベルの制御信号
１４により制御されて補正用コード入力信号２３として
出力され、書き込み信号１６を介して補正用メモリ３に
入力される。そして、当該Ａ／Ｄ変換動作の終了時にお
いて、“１”レベルのパルス信号として入力されるＡ／
Ｄ変換終了信号１５を介して、ＡＮＤ回路６より出力さ
れる“１”レベルの書き込み信号により、前記アドレス
“０Ｈ”に、補正用コード入力信号２３として書き込ま
れる。同様にして、補正用メモリ３のアドレス“１Ｈ”
に補正用コードを格納する場合には、Ａ／Ｄ変換器出力
信号１２が、“２０Ｈ”から“３ＦＨ”として出力され
る任意のアナログ信号が設定されて入力されるととも
に、当該アナログ入力信号１１に相当する理想コード１
９がセレクタ４に入力されて、当該任意のアナログ信号
に対するＡ／Ｄ変換および減算処理が行われて、セレク
タ５より出力される補正用コード入力信号２３が補正用
メモリ３に入力され、当該補正用メモリ３のアドレス
“１Ｈ”に、補正用コード入力信号２３として書き込ま
れる。以下、同様にして、補正用メモリ３のアドレス
“２Ｈ”から“７Ｈ”まで、対応するアナログ入力信号
１１を設定してＡ／Ｄ変換動作を行うことにより、それ
ぞれの補正用コード入力信号２３が補正用メモリ３に格
納される。
【００１７】次に、本実施形態のＡ／Ｄ変換実動作モー
ドにおける動作について説明する。この動作モードにお
いては、制御信号１４は“０”レベルに設定される。こ
の制御信号１４は、上述の場合と同様に、ＡＮＤ回路６
および７と、セレクタ４および５に入力されるが、セレ
クタ４においては、“０”レベルの制御信号１４に制御
されて、入力信号として補正用メモリ３から入力される
補正用コード出力信号１８が選択され、減算器入力信号
２０として出力されて減算器２に入力される。また、セ
レクタ５においては、“０”レベルの制御信号１４に制
御されて、減算器２より出力される減算器出力信号２１
の入力に対応して、当該減算器出力信号２１はデジタル
出力信号２２として外部に出力される状態に設定され
る。また、補正用メモリ３に対する読み出し信号１７
は、“０”レベルの制御信号１４と、Ａ／Ｄ変換作用が
終了した時点において“１”レベルのパルス信号として
入力されるＡ／Ｄ変換終了信号１５の論理積としてＡＮ
Ｄ回路７より出力されて、補正用メモリ３に入力され
る。この場合においては、制御信号１４が“０”レベル
で、Ａ／Ｄ変換終了信号１５が“１”レベルの時には、
当該読み出し信号１７は、“１”レベルの信号として補
正用メモリ３に入力される。
ドにおける動作について説明する。この動作モードにお
いては、制御信号１４は“０”レベルに設定される。こ
の制御信号１４は、上述の場合と同様に、ＡＮＤ回路６
および７と、セレクタ４および５に入力されるが、セレ
クタ４においては、“０”レベルの制御信号１４に制御
されて、入力信号として補正用メモリ３から入力される
補正用コード出力信号１８が選択され、減算器入力信号
２０として出力されて減算器２に入力される。また、セ
レクタ５においては、“０”レベルの制御信号１４に制
御されて、減算器２より出力される減算器出力信号２１
の入力に対応して、当該減算器出力信号２１はデジタル
出力信号２２として外部に出力される状態に設定され
る。また、補正用メモリ３に対する読み出し信号１７
は、“０”レベルの制御信号１４と、Ａ／Ｄ変換作用が
終了した時点において“１”レベルのパルス信号として
入力されるＡ／Ｄ変換終了信号１５の論理積としてＡＮ
Ｄ回路７より出力されて、補正用メモリ３に入力され
る。この場合においては、制御信号１４が“０”レベル
で、Ａ／Ｄ変換終了信号１５が“１”レベルの時には、
当該読み出し信号１７は、“１”レベルの信号として補
正用メモリ３に入力される。
【００１８】上記のように、“０”レベル制御信号によ
り、Ａ／Ｄ変換実動作モードが設定されるが、この実動
作状態においては、Ａ／Ｄ変換器１に変換対象のアナロ
グ入力信号１１が入力されると、Ａ／Ｄ変換器１により
Ａ／Ｄ変換されたＡ／Ｄ変換器出力信号１２が出力され
る。そして、このＡ／Ｄ変換動作の終了に伴ない、
“１”レベルのパルス信号として入力されるＡ／Ｄ変換
終了信号１５を介して、ＡＮＤ回路７より“１”レベル
の読み出し信号１７が補正用メモリ３に入力され、補正
用メモリ３の、Ａ／Ｄ変換器出力信号１２の上位ビット
信号１３に対応するアドレスに格納されている補正用デ
ータが、補正用コード出力信号１８として出力されてセ
レクタ４に入力される。セレクタ４においては、“０”
レベルの制御信号１４により制御されて、当該補正用コ
ード出力信号１８が選択して出力され、減算器入力信号
２０として減算器２に入力され、減算器２においては、
Ａ／Ｄ変換器出力信号１２と補正用コード出力信号１８
との減算処理が行われる。この減算器２より出力される
減算器出力信号２１は、セレクタ５に入力されて、
“０”レベルの制御信号１４により制御されて、所望の
デジタル出力信号２２として出力される。
り、Ａ／Ｄ変換実動作モードが設定されるが、この実動
作状態においては、Ａ／Ｄ変換器１に変換対象のアナロ
グ入力信号１１が入力されると、Ａ／Ｄ変換器１により
Ａ／Ｄ変換されたＡ／Ｄ変換器出力信号１２が出力され
る。そして、このＡ／Ｄ変換動作の終了に伴ない、
“１”レベルのパルス信号として入力されるＡ／Ｄ変換
終了信号１５を介して、ＡＮＤ回路７より“１”レベル
の読み出し信号１７が補正用メモリ３に入力され、補正
用メモリ３の、Ａ／Ｄ変換器出力信号１２の上位ビット
信号１３に対応するアドレスに格納されている補正用デ
ータが、補正用コード出力信号１８として出力されてセ
レクタ４に入力される。セレクタ４においては、“０”
レベルの制御信号１４により制御されて、当該補正用コ
ード出力信号１８が選択して出力され、減算器入力信号
２０として減算器２に入力され、減算器２においては、
Ａ／Ｄ変換器出力信号１２と補正用コード出力信号１８
との減算処理が行われる。この減算器２より出力される
減算器出力信号２１は、セレクタ５に入力されて、
“０”レベルの制御信号１４により制御されて、所望の
デジタル出力信号２２として出力される。
【００１９】なお、上記の第１の実施形態における具体
的な実施例においては、Ａ／Ｄ変換器出力上位ビット信
号１３として、Ａ／Ｄ変換器１より出力されるＡ／Ｄ変
換器出力信号１２の上位ビットに相当する場合を例とし
て説明しているが、本実施形態は、これに限定されるも
のではなく、前記Ａ／Ｄ変換器出力上位ビット信号１３
を、任意のビット幅に変えることにより、一つの補正値
に対するＡ／Ｄ変換値の範囲を変えることも可能であ
り、これにより、例えば、Ａ／Ｄ変換器出力上位ビット
信号１３のビット数を８ビット、即ち、８ビットの分解
能を有するＡ／Ｄ変換器の分解能分と同一のビット幅に
するような場合には、Ａ／Ｄ変換器出力信号１２の全て
のコードに対して補正コードを持つことが可能となり、
デジタル出力信号２２の変換精度を最上の状態とするこ
とができる。
的な実施例においては、Ａ／Ｄ変換器出力上位ビット信
号１３として、Ａ／Ｄ変換器１より出力されるＡ／Ｄ変
換器出力信号１２の上位ビットに相当する場合を例とし
て説明しているが、本実施形態は、これに限定されるも
のではなく、前記Ａ／Ｄ変換器出力上位ビット信号１３
を、任意のビット幅に変えることにより、一つの補正値
に対するＡ／Ｄ変換値の範囲を変えることも可能であ
り、これにより、例えば、Ａ／Ｄ変換器出力上位ビット
信号１３のビット数を８ビット、即ち、８ビットの分解
能を有するＡ／Ｄ変換器の分解能分と同一のビット幅に
するような場合には、Ａ／Ｄ変換器出力信号１２の全て
のコードに対して補正コードを持つことが可能となり、
デジタル出力信号２２の変換精度を最上の状態とするこ
とができる。
【００２０】また、当該第１の実施形態の他の実施例と
しては、補正コードのビット幅を小さくすることによ
り、補正用メモリ３のメモリ容量を縮小化することが可
能となる。例えば、Ａ／Ｄ変換器１におけるＡ／Ｄ変換
誤差が１％以下である場合には、補正コードの上位６ビ
ットは全て“０”となり不要となる。従って、補正用メ
モリ３の容量を小さくすることができるという利点があ
る。
しては、補正コードのビット幅を小さくすることによ
り、補正用メモリ３のメモリ容量を縮小化することが可
能となる。例えば、Ａ／Ｄ変換器１におけるＡ／Ｄ変換
誤差が１％以下である場合には、補正コードの上位６ビ
ットは全て“０”となり不要となる。従って、補正用メ
モリ３の容量を小さくすることができるという利点があ
る。
【００２１】即ち、本実施形態においては、“０”レベ
ルから“ＦＵＬＬ”レベルの任意レベルのアナログ入力
信号に対応するＡ／Ｄ変換結果をアドレスとして、当該
Ａ／Ｄ変換結果に対応する補正コードを補正用メモリ内
に格納しておくことにより、Ａ／Ｄ変換実動作時におい
て、変換対象のアナログ入力信号のＡ／Ｄ変換結果と当
該補正コードとの減算処理により、Ａ／Ｄ変換器１にお
けるオフセット電圧に起因する誤差の排除動作に加え
て、積分直線性に起因する誤差およびゲイン誤差を含む
デジタル出力信号における誤差をも併せて排除すること
ができる。
ルから“ＦＵＬＬ”レベルの任意レベルのアナログ入力
信号に対応するＡ／Ｄ変換結果をアドレスとして、当該
Ａ／Ｄ変換結果に対応する補正コードを補正用メモリ内
に格納しておくことにより、Ａ／Ｄ変換実動作時におい
て、変換対象のアナログ入力信号のＡ／Ｄ変換結果と当
該補正コードとの減算処理により、Ａ／Ｄ変換器１にお
けるオフセット電圧に起因する誤差の排除動作に加え
て、積分直線性に起因する誤差およびゲイン誤差を含む
デジタル出力信号における誤差をも併せて排除すること
ができる。
【００２２】次に、本発明の参考例について説明する。
図２は、当該参考例を示すブロック図である。図２に示
されるように、本参考例は、アナログ入力信号１１を、
Ａ／Ｄ変換器出力信号１２に変換して出力するＡ／Ｄ変
換器１と、Ａ／Ｄ変換器出力信号１２を入力し、書き込
み信号１６および読み出し信号１７の入力に対応して、
当該書き込み信号１６が“１”の時には、Ａ／Ｄ変換器
出力信号１２に対応するアドレスに理想コード１９を書
き込んで格納し、当該読み出し信号１７が“１”の時に
は、Ａ／Ｄ変換器出力信号１２に対応するアドレスに格
納されているデータを、デジタル出力信号２２として出
力する補正用メモリ３と、制御信号１４とＡ／Ｄ変換終
了信号１５の論理積をとって前記書き込み信号１６を出
力するＡＮＤ回路６と、制御信号１４を反転しＡ／Ｄ変
換終了信号１５との論理積をとって前記読み出し信号１
７を出力するＡＮＤ回路７とを備えて構成される。
図２は、当該参考例を示すブロック図である。図２に示
されるように、本参考例は、アナログ入力信号１１を、
Ａ／Ｄ変換器出力信号１２に変換して出力するＡ／Ｄ変
換器１と、Ａ／Ｄ変換器出力信号１２を入力し、書き込
み信号１６および読み出し信号１７の入力に対応して、
当該書き込み信号１６が“１”の時には、Ａ／Ｄ変換器
出力信号１２に対応するアドレスに理想コード１９を書
き込んで格納し、当該読み出し信号１７が“１”の時に
は、Ａ／Ｄ変換器出力信号１２に対応するアドレスに格
納されているデータを、デジタル出力信号２２として出
力する補正用メモリ３と、制御信号１４とＡ／Ｄ変換終
了信号１５の論理積をとって前記書き込み信号１６を出
力するＡＮＤ回路６と、制御信号１４を反転しＡ／Ｄ変
換終了信号１５との論理積をとって前記読み出し信号１
７を出力するＡＮＤ回路７とを備えて構成される。
【００２３】本参考例においても、第１の実施形態の場
合と同様に、補正コード取り込みモードとＡ／Ｄ変換実
動作モードは、制御信号１４により切替えられる。ま
た、制御信号１４およびＡ／Ｄ変換終了信号１５の入力
を受けて、それぞれ書き込み信号１６および読み出し信
号１７を出力するＡＮＤ回路６およびＡＮＤ回路７の動
作についても、第１の実施形態の場合と同様である。具
体的な例として、Ａ／Ｄ変換器１の分解能が８ビットの
場合には、Ａ／Ｄ変換器１より変換出力されるＡ／Ｄ変
換器出力信号１２に対応するアドレスは、“００Ｈ”か
ら“ＦＦＨ”を含む２５６アドレスであり、ビット幅
は、Ａ／Ｄ変換器１の分解能分と同一の８ビットであ
る。補正用メモリ３に対しては、“１”レベルの書き込
み信号１６を介して、上記の“００Ｈ”から“ＦＦＨ”
を含むアドレスに、それぞれのＡ／Ｄ変換器出力信号１
２に対応する理想コードが書き込まれて格納される。Ａ
／Ｄ変換実動作時において、変換対象のアナログ入力信
号１１がＡ／Ｄ変換器１に入力され、Ａ／Ｄ変換器出力
信号１２が変換出力されると、“１”レベルの読み出し
信号１７を介して、当該Ａ／Ｄ変換器出力信号１２に対
応するアドレスのデータが補正用メモリ３より読み出さ
れて、デジタル出力信号２２として出力される。即ち、
本参考例においては、Ａ／Ｄ変換出力信号１２に対応す
るアドレスに対して、直接理想コードを持たせることに
より、前記第１の実施形態における減算器２、セレクタ
４およびセレクタ５を含む回路構成が不要となり、回路
規模を削減することができるという利点がある。
合と同様に、補正コード取り込みモードとＡ／Ｄ変換実
動作モードは、制御信号１４により切替えられる。ま
た、制御信号１４およびＡ／Ｄ変換終了信号１５の入力
を受けて、それぞれ書き込み信号１６および読み出し信
号１７を出力するＡＮＤ回路６およびＡＮＤ回路７の動
作についても、第１の実施形態の場合と同様である。具
体的な例として、Ａ／Ｄ変換器１の分解能が８ビットの
場合には、Ａ／Ｄ変換器１より変換出力されるＡ／Ｄ変
換器出力信号１２に対応するアドレスは、“００Ｈ”か
ら“ＦＦＨ”を含む２５６アドレスであり、ビット幅
は、Ａ／Ｄ変換器１の分解能分と同一の８ビットであ
る。補正用メモリ３に対しては、“１”レベルの書き込
み信号１６を介して、上記の“００Ｈ”から“ＦＦＨ”
を含むアドレスに、それぞれのＡ／Ｄ変換器出力信号１
２に対応する理想コードが書き込まれて格納される。Ａ
／Ｄ変換実動作時において、変換対象のアナログ入力信
号１１がＡ／Ｄ変換器１に入力され、Ａ／Ｄ変換器出力
信号１２が変換出力されると、“１”レベルの読み出し
信号１７を介して、当該Ａ／Ｄ変換器出力信号１２に対
応するアドレスのデータが補正用メモリ３より読み出さ
れて、デジタル出力信号２２として出力される。即ち、
本参考例においては、Ａ／Ｄ変換出力信号１２に対応す
るアドレスに対して、直接理想コードを持たせることに
より、前記第１の実施形態における減算器２、セレクタ
４およびセレクタ５を含む回路構成が不要となり、回路
規模を削減することができるという利点がある。
【００２４】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換回路は、補正用メモリに、アナログ入力信号の入力レ
ベルに対応するＡ／Ｄ変換値をアドレスとして、当該ア
ナログ入力信号に対応する補正コードを格納し、Ａ／Ｄ
変換実動作時において、前記補正コードを読み出してＡ
／Ｄ変換器より出力されるＡ／Ｄ変換器出力信号の誤差
を補正することにより、当該Ａ／Ｄ変換器におけるオフ
セット電圧に起因する誤差とともに、積分直線性に起因
する誤差およびゲイン誤差を含むデジタル出力信号にお
ける誤差を補正して排除することができるという効果が
ある。
換回路は、補正用メモリに、アナログ入力信号の入力レ
ベルに対応するＡ／Ｄ変換値をアドレスとして、当該ア
ナログ入力信号に対応する補正コードを格納し、Ａ／Ｄ
変換実動作時において、前記補正コードを読み出してＡ
／Ｄ変換器より出力されるＡ／Ｄ変換器出力信号の誤差
を補正することにより、当該Ａ／Ｄ変換器におけるオフ
セット電圧に起因する誤差とともに、積分直線性に起因
する誤差およびゲイン誤差を含むデジタル出力信号にお
ける誤差を補正して排除することができるという効果が
ある。
【００２５】
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】本発明の参考例を示すブロック図である。
【図３】従来例を示すブロック図である。
１ Ａ／Ｄ変換器 ２ 減算器 ３ 補正用メモリ ４、５ セレクタ ６、７ ＡＮＤ回路 ８ オフセット補正用レジスタ １１ アナログ入力信号 １２ Ａ／Ｄ変換器出力信号 １３ Ａ／Ｄ変換器出力上位ビット信号 １４、２４ 制御信号 １５ Ａ／Ｄ変換終了信号 １６ 書き込み信号 １７ 読み出し信号 １８ 補正用コード出力信号 １９ 理想コード ２０ 減算器入力信号 ２１ 減算器出力信号 ２２、２６ デジタル出力信号 ２３ 補正用コード入力信号 ２５ オフセット補正用コード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (2)
- 【請求項１】 アナログ信号をデジタル信号に変換して
出力するＡ／Ｄ変換器と、当該Ａ／Ｄ変換器のＡ／Ｄ変
換器出力信号の誤差を補正するための補正用データを格
納する補正用記憶手段と、前記Ａ／Ｄ変換出力信号と前
記補正用データとの減算処理を行い、当該Ａ／Ｄ変換出
力信号に重畳されている誤差を排除してデジタル出力信
号を出力する減算器とを備えるＡ／Ｄ変換回路におい
て、前記補正用記憶手段が、前記Ａ／Ｄ変換器出力信号
により規定されるアドレスに、当該Ａ／Ｄ変換器出力信
号に対応する補正用データを格納して保持する機能を有
し、補正コード取り込み動作時においては、所定の理想
コードを選択して前記減算器に出力し、Ａ／Ｄ変換実動
作時においては、前記補正用記憶手段より出力される補
正データを選択して前記減算器に出力する第１の信号選
択手段と、補正コード取り込み動作時においては、前記
減算器の出力信号を、補正データ入力信号として前記補
正用記憶手段に出力し、Ａ／Ｄ変換実動作時において
は、前記減算器の出力信号を、所望のデジタル変換出力
信号として出力する第２の信号選択手段と、補正コード
取り込み動作時においては、所定の制御信号ならびにＡ
／Ｄ変換終了信号の入力を受けて、前記補正用記憶手段
に対する書き込み信号を出力し、Ａ／Ｄ変換実動作時に
おいては、前記制御信号ならびにＡ／Ｄ変換終了信号の
入力を受けて、前記補正用記憶手段に対する読み出し信
号を出力する論理回路手段とを併せ備えて構成されるこ
とを特徴とするＡ／Ｄ変換回路。 - 【請求項２】 前記論理回路手段が、第１および第２の
ＡＮＤ回路により形成され、補正コード取り込み動作時
においては、“１”レベルの制御信号ならびに“１”レ
ベルのＡ／Ｄ変換終了信号の入力を受けて、前記補正用
記憶手段に対する書き込み信号を出力し、Ａ／Ｄ変換実
動作時においては、“０”レベルの制御信号ならびに
“１”レベルのＡ／Ｄ変換終了信号の入力を受けて、前
記補正用記憶手段に対する読み出し信号を出力すること
を特徴とする請求項１記載のＡ／Ｄ変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9256992A JP3043678B2 (ja) | 1997-09-22 | 1997-09-22 | Ａ／ｄ変換回路 |
| CN98119688A CN1218333A (zh) | 1997-09-22 | 1998-09-22 | 模拟－数字变换电路 |
| US09/158,154 US5982312A (en) | 1997-09-22 | 1998-09-22 | A/D converter circuit capable of compensating A/D-converted digital signals |
| KR1019980039190A KR19990030021A (ko) | 1997-09-22 | 1998-09-22 | Ａ/ｄ 변환 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9256992A JP3043678B2 (ja) | 1997-09-22 | 1997-09-22 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1198014A JPH1198014A (ja) | 1999-04-09 |
| JP3043678B2 true JP3043678B2 (ja) | 2000-05-22 |
Family
ID=17300224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9256992A Expired - Lifetime JP3043678B2 (ja) | 1997-09-22 | 1997-09-22 | Ａ／ｄ変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5982312A (ja) |
| JP (1) | JP3043678B2 (ja) |
| KR (1) | KR19990030021A (ja) |
| CN (1) | CN1218333A (ja) |
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| US7928338B2 (en) | 2007-02-02 | 2011-04-19 | Plasma Surgical Investments Ltd. | Plasma spraying device and method |
| US8105325B2 (en) | 2005-07-08 | 2012-01-31 | Plasma Surgical Investments Limited | Plasma-generating device, plasma surgical device, use of a plasma-generating device and method of generating a plasma |
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| KR20050041564A (ko) * | 2003-10-31 | 2005-05-04 | 매그나칩 반도체 유한회사 | 아날로그 디지털 변환기 및 그를 이용한 오프셋 전압을보정하는 방법 |
| CA2560586A1 (en) * | 2004-03-25 | 2005-10-13 | Optichron, Inc. | Reduced complexity nonlinear filters for analog-to-digital converter linearization |
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| CN102893528B (zh) * | 2010-05-14 | 2016-05-04 | 丰田自动车株式会社 | 采样保持电路及a/d转换装置 |
| JP2012165297A (ja) * | 2011-02-09 | 2012-08-30 | Tokai Rika Co Ltd | 信号処理回路 |
| JP7297488B2 (ja) * | 2019-03-25 | 2023-06-26 | ラピスセミコンダクタ株式会社 | デジタル出力回路 |
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-
1997
- 1997-09-22 JP JP9256992A patent/JP3043678B2/ja not_active Expired - Lifetime
-
1998
- 1998-09-22 KR KR1019980039190A patent/KR19990030021A/ko not_active Abandoned
- 1998-09-22 CN CN98119688A patent/CN1218333A/zh active Pending
- 1998-09-22 US US09/158,154 patent/US5982312A/en not_active Expired - Fee Related
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