JP3042019B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジス
タ、特にｐチャンネル型のＧｅを能動層すなわちチャン
ネル層とするヘテロ構造電界効果トランジスタに係わ
る。
タ、特にｐチャンネル型のＧｅを能動層すなわちチャン
ネル層とするヘテロ構造電界効果トランジスタに係わ
る。
【０００２】
【従来の技術】III −Ｖ族化合物半導体のＧａＡｓ中で
の電子の移動度は、Ｓｉ中に比し４〜５倍高いため、Ｇ
ａＡｓを能動層とするｎチャンネル電界効果トランジス
タ（ＦＥＴ）を始めとする種々の電子デバイスが高速高
周波用デバイスとして今日実用化されている。
の電子の移動度は、Ｓｉ中に比し４〜５倍高いため、Ｇ
ａＡｓを能動層とするｎチャンネル電界効果トランジス
タ（ＦＥＴ）を始めとする種々の電子デバイスが高速高
周波用デバイスとして今日実用化されている。
【０００３】この高速化に加えＩＣ（集積回路）の低消
費電力化のためにはコンプリメンタリすなわちｐチャン
ネル及びｎチャンネル各ＦＥＴの組合せによる回路構成
を採ることが重要である。
費電力化のためにはコンプリメンタリすなわちｐチャン
ネル及びｎチャンネル各ＦＥＴの組合せによる回路構成
を採ることが重要である。
【０００４】ところが、現状においてホール（正孔）を
担体とする高速デバイスの開発及び実用化が充分でな
い。例えばＧａＡｓ中の正孔の移動度μｈ（室温で２５
０cm2 ／Ｖ・ｓｅｃ）は、電子移動度μｅ（室温で８６
００cm2 ／Ｖ・ｓｅｃ）に比して極めて小さく、ＧａＡ
ｓを能動層としてコンプリメンタリな回路をつくるとｐ
チャンネルＦＥＴの特性により、回路全体の特性が制約
されてしまうという問題がある。
担体とする高速デバイスの開発及び実用化が充分でな
い。例えばＧａＡｓ中の正孔の移動度μｈ（室温で２５
０cm2 ／Ｖ・ｓｅｃ）は、電子移動度μｅ（室温で８６
００cm2 ／Ｖ・ｓｅｃ）に比して極めて小さく、ＧａＡ
ｓを能動層としてコンプリメンタリな回路をつくるとｐ
チャンネルＦＥＴの特性により、回路全体の特性が制約
されてしまうという問題がある。
【０００５】一方、昨今Ｇｅ中の正孔移動度μｈが室温
で１９００cm2／Ｖ・ｓｅｃと大きいことが注目されて
いるが、金属−Ｇｅのショットキー障壁（約０．３ｅ
Ｖ）、及びＧｅのｐｎ接合による障壁（０．４〜０．６
ｅＶ）は共に比較的低いものであって、それのみでＦＥ
Ｔを構成しても論理振幅はあまりとれない。
で１９００cm2／Ｖ・ｓｅｃと大きいことが注目されて
いるが、金属−Ｇｅのショットキー障壁（約０．３ｅ
Ｖ）、及びＧｅのｐｎ接合による障壁（０．４〜０．６
ｅＶ）は共に比較的低いものであって、それのみでＦＥ
Ｔを構成しても論理振幅はあまりとれない。
【０００６】これに対して図４に示すように、例えば特
開平２−１８１９３５号に開示されているような、Ｇｅ
中の正孔をＦＥＴの担体として用いたヘテロ構造のＦＥ
Ｔの提案がなされている。これは、ｎ型のＧａＡｓ基板
２１上に真性（ｉ型）のＡｌ 0.3 Ｇａ0.7 Ａｓ半導体層
２２とｐ型Ｇｅ層２３と真性のＡｌ0.3 Ｇａ0.7 Ａｓよ
りなる半導体層２４とが順次成長された構造を有し、こ
の半導体層２４上にショットキー接合Ｊｓを構成するＡ
ｌ等のゲート電極２５が被着された構成が採られる。２
６及び２７はｐ型チャンネル層すなわち能動層２３上に
オーミックに被着されたソース電極及びドレイン電極を
示す。
開平２−１８１９３５号に開示されているような、Ｇｅ
中の正孔をＦＥＴの担体として用いたヘテロ構造のＦＥ
Ｔの提案がなされている。これは、ｎ型のＧａＡｓ基板
２１上に真性（ｉ型）のＡｌ 0.3 Ｇａ0.7 Ａｓ半導体層
２２とｐ型Ｇｅ層２３と真性のＡｌ0.3 Ｇａ0.7 Ａｓよ
りなる半導体層２４とが順次成長された構造を有し、こ
の半導体層２４上にショットキー接合Ｊｓを構成するＡ
ｌ等のゲート電極２５が被着された構成が採られる。２
６及び２７はｐ型チャンネル層すなわち能動層２３上に
オーミックに被着されたソース電極及びドレイン電極を
示す。
【０００７】しかしながら、このような構成によるＡｌ
ＧａＡｓを絶縁層する金属／絶縁層／半導体構造による
いわゆるＤＭＴ（Doped Channel MISLike FET)において
も、その順方向電圧を充分大きくすることができないこ
とから論理振幅が例えばｎチャンネルのＧａＡｓによる
接合型ＦＥＴ（Ｊ−ＦＥＴ）における論理振幅１．４ｅ
Ｖに比し低く、このｎチャンネルＧａＡｓによるＪ−Ｆ
ＥＴとコンプリメンタリな論理回路を構成する場合に、
やはりこのＪ−ＦＥＴの大きな論理振幅の優位性を充分
生かし切れないという懸念がある。
ＧａＡｓを絶縁層する金属／絶縁層／半導体構造による
いわゆるＤＭＴ（Doped Channel MISLike FET)において
も、その順方向電圧を充分大きくすることができないこ
とから論理振幅が例えばｎチャンネルのＧａＡｓによる
接合型ＦＥＴ（Ｊ−ＦＥＴ）における論理振幅１．４ｅ
Ｖに比し低く、このｎチャンネルＧａＡｓによるＪ−Ｆ
ＥＴとコンプリメンタリな論理回路を構成する場合に、
やはりこのＪ−ＦＥＴの大きな論理振幅の優位性を充分
生かし切れないという懸念がある。
【０００８】
【発明が解決しようとする課題】本発明は、Ｇｅを能動
層とするヘテロ構造電界効果トランジスタにおいて、そ
の順方向電圧を大として論理振幅の増大化をはかるもの
である。
層とするヘテロ構造電界効果トランジスタにおいて、そ
の順方向電圧を大として論理振幅の増大化をはかるもの
である。
【課題を解決するための手段】本発明は、図１にその一
例の略線的断面図を示すように、ｐ型Ｇｅチャンネル層
（能動層）１上に、このチャンネル層１と整合し、エネ
ルギーバンドギャップがチャンネル層１に比し充分大な
るＧａＡｓ化合物半導体エピタキシャル成長層よりなる
真性（ｉ型）またはｐ型の障壁層２と、ｎ型半導体層３
とこれの上にオーミックに被着されたゲート電極４より
なる接合型ゲート部５を設けた構造とする。
例の略線的断面図を示すように、ｐ型Ｇｅチャンネル層
（能動層）１上に、このチャンネル層１と整合し、エネ
ルギーバンドギャップがチャンネル層１に比し充分大な
るＧａＡｓ化合物半導体エピタキシャル成長層よりなる
真性（ｉ型）またはｐ型の障壁層２と、ｎ型半導体層３
とこれの上にオーミックに被着されたゲート電極４より
なる接合型ゲート部５を設けた構造とする。
【０００９】６及び７はｐ型Ｇｅチャンネル層１に対し
てゲート部５を挟んでその両側に配置したオーミック接
触によるソース電極及びドレイン電極を示す。
てゲート部５を挟んでその両側に配置したオーミック接
触によるソース電極及びドレイン電極を示す。
【００１０】すなわち、本発明においては、ｐ型Ｇｅチ
ャンネル層に対してｉ型またはｐ型障壁層２と、ｎ型半
導体層３とによるｎ−ｉ−ｐもしくはｎ−ｐ−ｐ型の接
合型ゲート部を有するいわゆるＪ−ＦＥＴ構成により、
Ｇｅを能動層とするヘテロ構造電界効果トランジスタ構
成とする。
ャンネル層に対してｉ型またはｐ型障壁層２と、ｎ型半
導体層３とによるｎ−ｉ−ｐもしくはｎ−ｐ−ｐ型の接
合型ゲート部を有するいわゆるＪ−ＦＥＴ構成により、
Ｇｅを能動層とするヘテロ構造電界効果トランジスタ構
成とする。
【００１１】
【作用】図２は本発明構成の障壁層２をｉ型としたＦＥ
Ｔの、特に、ノーマリーオン型としたＦＥＴの一例のバ
ンドモデル図を示すもので、この場合図２Ａは熱平衡状
態のバンドモデル図を示す。
Ｔの、特に、ノーマリーオン型としたＦＥＴの一例のバ
ンドモデル図を示すもので、この場合図２Ａは熱平衡状
態のバンドモデル図を示す。
【００１２】図２Ａ中、破線のバンドモデル図は、ゲー
ト部がショットキーゲートとされたＤＭＴ構造の場合を
比較して示したものである。
ト部がショットキーゲートとされたＤＭＴ構造の場合を
比較して示したものである。
【００１３】今、順バイアスを加えてフラットバンド状
態にするに必要な電圧をφFBとすると、このφFBは、φ
FB＝Ｅｇ−ΔＥｎ−ΔＥｐ−ΔＥｖ（Ｅｇは半導体層３
及び障壁層２のバンドギャップ、ΔＥｎ及びΔＥｐはド
ナーレベル及びアクセプタレベル、ΔＥｖは障壁層２と
ｐ型Ｇｅチャンネル層１との価電子帯の不連続値）とな
る。ここで、ΔＥｎ及びΔＥｐは無視できる程度の小さ
い値であることから、φFB≒Ｅｇ−ΔＥｖとなる。障壁
層２及び半導体層３がＧａＡｓの場合、Ｅｇ＝１．４２
ｅＶ、ΔＥｖ＝０．６８ｅＶであるので、φFB≒０．７
２ｅＶとなる。
態にするに必要な電圧をφFBとすると、このφFBは、φ
FB＝Ｅｇ−ΔＥｎ−ΔＥｐ−ΔＥｖ（Ｅｇは半導体層３
及び障壁層２のバンドギャップ、ΔＥｎ及びΔＥｐはド
ナーレベル及びアクセプタレベル、ΔＥｖは障壁層２と
ｐ型Ｇｅチャンネル層１との価電子帯の不連続値）とな
る。ここで、ΔＥｎ及びΔＥｐは無視できる程度の小さ
い値であることから、φFB≒Ｅｇ−ΔＥｖとなる。障壁
層２及び半導体層３がＧａＡｓの場合、Ｅｇ＝１．４２
ｅＶ、ΔＥｖ＝０．６８ｅＶであるので、φFB≒０．７
２ｅＶとなる。
【００１４】これに比し、図２Ａに破線で示したＤＭＴ
構造の場合、障壁層が前述したようにＡｌＧａＡｓとす
ると、Ｅｇ＝１．２ｅＶ、ΔＥｖ＝０．８１ｅＶである
ことから、φFBは約０．３９ｅＶとなる。このことか
ら、本発明のＦＥＴは、ＤＭＴに比し、フラットバンド
ポテンシャルが格段に向上する。したがって最大許容順
方向電圧が向上する。
構造の場合、障壁層が前述したようにＡｌＧａＡｓとす
ると、Ｅｇ＝１．２ｅＶ、ΔＥｖ＝０．８１ｅＶである
ことから、φFBは約０．３９ｅＶとなる。このことか
ら、本発明のＦＥＴは、ＤＭＴに比し、フラットバンド
ポテンシャルが格段に向上する。したがって最大許容順
方向電圧が向上する。
【００１５】また図３Ａは、障壁層２がｐ型とされたと
きの熱平衡状態のバンドモデルを示し、この場合、φFB
＝Ｅｇ−ΔＥｎ−ΔＥｐとなり、上述したように、ΔＥ
ｎ、ΔＥｐは無視できることから、φFB≒Ｅｇ＝１．４
２ｅｖという高い値を示すことができる。尚、実際にそ
のゲート電極４に順方向電圧を与えても、この電圧はｐ
−Ｇｅのチャンネル層１のバンドを変調する変調分が生
じることから障壁層２を介した場合の実際のフラットバ
ンドポテンシャルはφFBより大きな電圧となる。
きの熱平衡状態のバンドモデルを示し、この場合、φFB
＝Ｅｇ−ΔＥｎ−ΔＥｐとなり、上述したように、ΔＥ
ｎ、ΔＥｐは無視できることから、φFB≒Ｅｇ＝１．４
２ｅｖという高い値を示すことができる。尚、実際にそ
のゲート電極４に順方向電圧を与えても、この電圧はｐ
−Ｇｅのチャンネル層１のバンドを変調する変調分が生
じることから障壁層２を介した場合の実際のフラットバ
ンドポテンシャルはφFBより大きな電圧となる。
【００１６】
【実施例】図１を参照して本発明によるＦＥＴを説明す
る。この場合、例えば真性（ｉ型）のＧａＡｓよりなる
基体１０上に、順次例えばＭＯＣＶＤ（有機金属気相成
長）法、ＭＢＥ（分子線エピタキシー）法によって連続
的にｐ型のＧｅチャンネル層１と、これに比しエネルギ
ーバンドギャップが充分大でまたＧｅに対して整合性が
良く、かつ熱平衡状態で正孔に対し障壁が生じる真性
（ｉ型）のＧａＡｓよりなる障壁層２と、ｎ型のＧａＡ
ｓよりなる半導体層３とをエピタキシャル成長させ、こ
の半導体層３上にゲート電極４をオーミックに被着する
ことによってｎ−ｉ−ｐ接合型のゲート部５を構成す
る。
る。この場合、例えば真性（ｉ型）のＧａＡｓよりなる
基体１０上に、順次例えばＭＯＣＶＤ（有機金属気相成
長）法、ＭＢＥ（分子線エピタキシー）法によって連続
的にｐ型のＧｅチャンネル層１と、これに比しエネルギ
ーバンドギャップが充分大でまたＧｅに対して整合性が
良く、かつ熱平衡状態で正孔に対し障壁が生じる真性
（ｉ型）のＧａＡｓよりなる障壁層２と、ｎ型のＧａＡ
ｓよりなる半導体層３とをエピタキシャル成長させ、こ
の半導体層３上にゲート電極４をオーミックに被着する
ことによってｎ−ｉ−ｐ接合型のゲート部５を構成す
る。
【００１７】ゲート電極４はＧａＡｓ半導体層３に対し
てオーミックに被着し得る例えばＡｕ−Ｇｅ／Ｎｉ合金
層によって構成し得る。
てオーミックに被着し得る例えばＡｕ−Ｇｅ／Ｎｉ合金
層によって構成し得る。
【００１８】また、ゲート部５の両側部の少なくとも一
部においてｎ型半導体層３と障壁層２を除去するか、ゲ
ート部５をチャンネル層１上に限定的に形成して、ゲー
ト部５の両側のｐ型Ｇｅチャンネル層１を外部に露出さ
せ、ここにそれぞれオーミックにソース電極６及びドレ
イン電極７を被着する。
部においてｎ型半導体層３と障壁層２を除去するか、ゲ
ート部５をチャンネル層１上に限定的に形成して、ゲー
ト部５の両側のｐ型Ｇｅチャンネル層１を外部に露出さ
せ、ここにそれぞれオーミックにソース電極６及びドレ
イン電極７を被着する。
【００１９】尚、ここにＧａＡｓとＧｅとは結晶的に良
好な整合性を有するものである。
好な整合性を有するものである。
【００２０】図２は、この構成によるＦＥＴバンドモデ
ル図を示すもので、図２Ａは熱平衡状態、図２Ｂは逆バ
イアス印加状態によってチャンネルを空乏化した状態を
示している。
ル図を示すもので、図２Ａは熱平衡状態、図２Ｂは逆バ
イアス印加状態によってチャンネルを空乏化した状態を
示している。
【００２１】この構成によれば、すでに図２を参照して
説明したようにフラットバンド状態にするに必要な電圧
φFBを０．７２ｅＶ程度とすることができることから、
ゲートに、順方向に掛け得る電圧、つまり、論理振幅を
充分高めることができる。
説明したようにフラットバンド状態にするに必要な電圧
φFBを０．７２ｅＶ程度とすることができることから、
ゲートに、順方向に掛け得る電圧、つまり、論理振幅を
充分高めることができる。
【００２２】尚、上述した例においては、障壁層２とし
てｉ型構成を採るようにした場合であるが、この障壁層
２をｐ型とすることもできる。この場合のバンドモデル
図は、図３に示すようになり、同様に図３Ａにおいては
熱平衡状態を示し、図３Ｂにおいては逆バイアス印加状
態を示す。
てｉ型構成を採るようにした場合であるが、この障壁層
２をｐ型とすることもできる。この場合のバンドモデル
図は、図３に示すようになり、同様に図３Ａにおいては
熱平衡状態を示し、図３Ｂにおいては逆バイアス印加状
態を示す。
【００２３】このようにゲート部のＧａＡｓにｎ−ｐ接
合を形成することによりｎ−ｐ−ｐ構造とする場合に
は、前述の「作用」の欄で説明したように大きな順方向
電圧を掛けることができて、論理振幅をより大とするこ
とができる。
合を形成することによりｎ−ｐ−ｐ構造とする場合に
は、前述の「作用」の欄で説明したように大きな順方向
電圧を掛けることができて、論理振幅をより大とするこ
とができる。
【００２４】そして、このように、論理振幅の大きなＦ
ＥＴを構成することによってノイズマージンの大きな回
路を構成することができ、また特性の良いコンプリメン
タリ回路が構成されることによって消費電力の低減化を
はかることができる。
ＥＴを構成することによってノイズマージンの大きな回
路を構成することができ、また特性の良いコンプリメン
タリ回路が構成されることによって消費電力の低減化を
はかることができる。
【００２５】また図２及び図３の例においては、ノーマ
リーオン型のＦＥＴのバンドモデルを示した場合である
が、例えば障壁層２のドーピング量を減少させると共
に、これの厚さや、ｐ型Ｇｅチャンネル層の厚さを薄く
することによって熱平衡状態で図２Ｂに示すような空乏
化状態をチャンネル層に形成するようにしてノーマリー
オフ型のＦＥＴを構成することもできる。
リーオン型のＦＥＴのバンドモデルを示した場合である
が、例えば障壁層２のドーピング量を減少させると共
に、これの厚さや、ｐ型Ｇｅチャンネル層の厚さを薄く
することによって熱平衡状態で図２Ｂに示すような空乏
化状態をチャンネル層に形成するようにしてノーマリー
オフ型のＦＥＴを構成することもできる。
【００２６】また、本発明によるＦＥＴを共通のＧａＡ
ｓ基板１０上にｎチャンネルＦＥＴと共に形成する場合
においては、例えばＧａＡｓ基体１０上の一部にｐ型Ｇ
ｅチャンネル層を形成して、これの上に本発明による上
述のＦＥＴを構成し、他部において例えばＧａＡｓチャ
ンネル層によるｎチャンネル型ＦＥＴを構成してコンプ
リメンタリとする等の種々のＩＣ構造を構成することが
できる。
ｓ基板１０上にｎチャンネルＦＥＴと共に形成する場合
においては、例えばＧａＡｓ基体１０上の一部にｐ型Ｇ
ｅチャンネル層を形成して、これの上に本発明による上
述のＦＥＴを構成し、他部において例えばＧａＡｓチャ
ンネル層によるｎチャンネル型ＦＥＴを構成してコンプ
リメンタリとする等の種々のＩＣ構造を構成することが
できる。
【００２７】
【発明の効果】上述した本発明によれば、ｐ−Ｇｅを能
動層とするヘテロ構造電界効果トランジスタ構造を採っ
たことによって正孔に対する移動度が高められることに
よって高速ホール（正孔）デバイスを得ることができる
と共に、Ｇｅ能動層によるにも係わらず、そのゲート部
としてｐｎ接合構造を採るようにしたことによって大き
な順方向電圧ＶF を印加できるようにしたので論理振幅
も大きく採ることができ、これによってノイズマージン
の大きな回路を構成できる。
動層とするヘテロ構造電界効果トランジスタ構造を採っ
たことによって正孔に対する移動度が高められることに
よって高速ホール（正孔）デバイスを得ることができる
と共に、Ｇｅ能動層によるにも係わらず、そのゲート部
としてｐｎ接合構造を採るようにしたことによって大き
な順方向電圧ＶF を印加できるようにしたので論理振幅
も大きく採ることができ、これによってノイズマージン
の大きな回路を構成できる。
【００２８】またｎチャンネルＦＥＴと同程度の論理振
幅、高速性等の特性の向上をはかることができて例えば
コンプリメンタリ化に有利なｐチャンネル型のヘテロ構
造電界効果トランジスタを得ることができ実用上大きな
利益を有する。
幅、高速性等の特性の向上をはかることができて例えば
コンプリメンタリ化に有利なｐチャンネル型のヘテロ構
造電界効果トランジスタを得ることができ実用上大きな
利益を有する。
【図１】本発明による電界効果トランジスタの一例の略
線的拡大断面図である。
線的拡大断面図である。
【図２】そのバンドモデルである。
【図３】他の例のバンドモデル図である。
【図４】従来の電界効果トランジスタの略線的拡大断面
図である。
図である。
１０ 基体 １ ｐ型Ｇｅチャンネル層 ２ 障壁層 ３ ｎ型半導体層 ４ ゲート電極 ５ ゲート部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 - 21/338 H01L 29/80 - 29/812 H01L 29/775 - 29/778
Claims (1)
- 【請求項１】 ｐ型Ｇｅチャンネル層上に、 該チャンネル層と整合し、エネルギーバンドギャップが
上記チャンネル層に比し大なるＧａＡｓ化合物半導体エ
ピタキシャル成長層よりなる真性またはｐ型の障壁層
と、ｎ型半導体層とが順次積層され、該ｎ型半導体層上
にゲート電極がオーミックに被着された接合型ゲート部
が設けられてなることを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126228A JP3042019B2 (ja) | 1991-05-29 | 1991-05-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126228A JP3042019B2 (ja) | 1991-05-29 | 1991-05-29 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04352332A JPH04352332A (ja) | 1992-12-07 |
| JP3042019B2 true JP3042019B2 (ja) | 2000-05-15 |
Family
ID=14929943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126228A Expired - Fee Related JP3042019B2 (ja) | 1991-05-29 | 1991-05-29 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3042019B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7344643B2 (en) | 2005-06-30 | 2008-03-18 | Siemens Water Technologies Holding Corp. | Process to enhance phosphorus removal for activated sludge wastewater treatment systems |
| US7473364B2 (en) | 2006-03-07 | 2009-01-06 | Siemens Water Technologies Corp. | Multivalent metal ion management for low sludge processes |
| US7569147B2 (en) | 2005-09-02 | 2009-08-04 | Siemens Water Technologies Corp. | Screening of inert solids from a low-yield wastewater treatment process |
| US8623213B2 (en) | 2008-03-28 | 2014-01-07 | Siemens Water Technologies Llc | Hybrid aerobic and anaerobic wastewater and sludge treatment systems and methods |
| US8685247B2 (en) | 2009-12-03 | 2014-04-01 | Evoqua Water Technologies Llc | Systems and methods for nutrient removal in biological treatment systems |
| US8894856B2 (en) | 2008-03-28 | 2014-11-25 | Evoqua Water Technologies Llc | Hybrid aerobic and anaerobic wastewater and sludge treatment systems and methods |
| US8894857B2 (en) | 2008-03-28 | 2014-11-25 | Evoqua Water Technologies Llc | Methods and systems for treating wastewater |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060359A (ja) * | 2006-08-31 | 2008-03-13 | Sony Corp | 化合物半導体デバイス |
| JP2008124374A (ja) | 2006-11-15 | 2008-05-29 | Sharp Corp | 絶縁ゲート電界効果トランジスタ |
| US8193523B2 (en) | 2009-12-30 | 2012-06-05 | Intel Corporation | Germanium-based quantum well devices |
-
1991
- 1991-05-29 JP JP3126228A patent/JP3042019B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7344643B2 (en) | 2005-06-30 | 2008-03-18 | Siemens Water Technologies Holding Corp. | Process to enhance phosphorus removal for activated sludge wastewater treatment systems |
| US7569147B2 (en) | 2005-09-02 | 2009-08-04 | Siemens Water Technologies Corp. | Screening of inert solids from a low-yield wastewater treatment process |
| US7473364B2 (en) | 2006-03-07 | 2009-01-06 | Siemens Water Technologies Corp. | Multivalent metal ion management for low sludge processes |
| US8623213B2 (en) | 2008-03-28 | 2014-01-07 | Siemens Water Technologies Llc | Hybrid aerobic and anaerobic wastewater and sludge treatment systems and methods |
| US8894856B2 (en) | 2008-03-28 | 2014-11-25 | Evoqua Water Technologies Llc | Hybrid aerobic and anaerobic wastewater and sludge treatment systems and methods |
| US8894857B2 (en) | 2008-03-28 | 2014-11-25 | Evoqua Water Technologies Llc | Methods and systems for treating wastewater |
| US8685247B2 (en) | 2009-12-03 | 2014-04-01 | Evoqua Water Technologies Llc | Systems and methods for nutrient removal in biological treatment systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04352332A (ja) | 1992-12-07 |
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