JP3039526B2 - Ｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＰＬＬ（phase
locked loop）を用いたクロックリカバリ回路におい
て、特に高速動作かつ識別器に入力するクロック信号の
位相を無調整化することができるようにしたＰＬＬ回路
に関する。

【０００２】

【従来の技術】ＰＬＬ回路に関しては、たとえば、特開
平０９−２４６９６３号公報には、素子などのばらつき
から生じるＶＣＯ（電圧制御発振器）の発振周波数のず
れに対して無調整化を行なうことが開示されている。ま
た、この無調整化を行なうＰＬＬ方式に関して、論理回
路によりディジタル化した位相比較器と位相比較補正回
路を使用してＰＬＬ方式について、特開平０７−４６１
２２号公報により開示されている。さらに、ディジタル
化したＰＬＬ回路として、特開平０８−１６７８４号公
報には、位相誤差に対応した変化周期で入力データ値が
増減する発振入力データ系列をＶＣＯで発振させ、この
位相誤差に対応した発振周期の再生クロック信号を得る
ことが開示されている。

【０００３】ところで、ＰＬＬを用いたクロックリカバ
リ回路は入力データ通信において装置の小型化に結びつ
く重要な技術である。従来、クロックリカバリ回路の中
では、入力データに同期したクロック信号を発生するＰ
ＬＬと、そのクロック信号を用いて入力データの識別再
生を行う識別器が別ブロックで構成されていた。この場
合、ＰＬＬで発生したクロック信号を識別器に入力する
際、クロック信号の位相が識別器の最適識別点になるよ
うにクロック信号の位相調整が必要である。

【０００４】この調整は遅延回路などを挿入することで
行ってきたが、この位相調整の無調整化の提案が近年行
われている。このような、回路の一例が論文「A Self
Correcting Clock Recovery Circuit」 IEEE Jou
rnal of Lightwave Technology. VOL. LT-３, N
o.６,pp. １３１２-１３１４, Dec. １９８３.に記
載されている。

【０００５】図８は従来のクロックリカバリ回路を示す
回路図である。この図８に示す従来のクロックリカバリ
回路の例は、位相比較器５０、フィルタ５１、およびＶ
ＣＯ５２から構成されされている。位相比較器５０で
は、第１のＤＦＦ（Ｄ型フリップフロップ）５３と第２
のＤＦＦ５４が直列に接続されており、入力データは第
１のＤＦＦ５３のデータ入力端子Ｄに入力され、第１の
ＤＦＦ５３の出力端子Ｑと第２のＤＦＦ５４のデータ入
力端子Ｄが接続され、第２のＤＦＦ５４の出力端子Ｑか
ら識別入力データが出力される。

【０００６】第１のＤＦＦ５３のクロック信号入力端子
ＣにはＶＣＯ５２からのクロック信号が供給され、第２
のＤＦＦ５４４のクロック信号入力端子ＣにはＶＣＯ５
２からのクロック信号がインバータ５５で反転したクロ
ック信号が入力される。さらに、第１のＤＦＦ５３と第
２のＤＦＦ５４の入力データ入力端子Ｄと入力データ出
力端子Ｑをそれぞれ２入力の第１の排他的論理和回路
（以下、ＥＸＯＲという）５６と第２のＥＸＯＲ５７の
各第１、第２入力端子に接続する。第１のＥＸＯＲ５６
と第２のＥＸＯＲ５７のそれぞれの出力は加算器５８に
入力される。

【０００７】この際、第１のＥＸＯＲ５６の出力は加算
されるように、第２のＥＸＯＲ５７の出力は減算される
ように加算器５８に入力する。加算器５８の出力はフィ
ルタ５１に入力され、フィルタ５１の出力をＶＣＯ５２
に帰還することでＰＬＬが構成される。

【０００８】次に動作を説明する。図９、図１０に位相
比較器５０のタイミングチャートを示す。図９は入力デ
ータに対してクロック信号の位相が遅れている場合のタ
イミングチャートであり、図１０は入力データに対して
クロック信号の位相が進んでいる場合のタイミングチャ
ートである。図９（ｅ）、図１０（ｅ）に示す第１のＥ
ＸＯＲ５６の出力は、第１のＤＦＦ５３に入力される図
９（ａ）、図１０（ａ）に示す入力データの変化点と、
図９（ｂ）、図１０（ｂ）に示すクロック信号の入力タ
イミング時間差の幅を持つパルスが出力される。

【０００９】また、図９（ｆ），図１０（ｆ）に示す第
２のＥＸＯＲ５７の出力には、クロック信号の半周期分
の幅を持つパルスが出力される。入力データの位相に対
してクロック信号の位相が遅れている場合、図９（ｅ）
に示すように、第１のＥＸＯＲ５６の出力パルス幅は図
１０（ｆ）に示す第２のＥＸＯＲ５７の出力パルス幅よ
りも広い。このため、第１のＥＸＯＲ５６の出力信号と
第２のＥＸＯＲ５７の出力信号とを加算器５８で加算し
て得た加算器２８の出力信号｛図９（ｇ）｝はフィルタ
５１を通した平均値は＋側の電位になる。

【００１０】逆に、入力データの位相に対してクロック
信号の位相が進んでいる場合、図１０（ｅ）に示す第１
のＥＸＯＲ５６の出力信号のパルス幅は、図１０（ｆ）
に示す第２のＥＸＯＲ５７の出力信号のパルス幅よりも
狭くなる。そのため、この第１のＥＸＯＲ５６の出力信
号と、第２のＥＸＯＲ５７の出力信号とを加算器５８で
加算して得た信号｛図１０（ｇ）｝をフィルタ５１を通
した平均値は−側の電位になる。

【００１１】このようにして、クロック信号と入力デー
タの位相差により出力電圧が変化するために、位相比較
器としての機能が果たせる。ＰＬＬが同期する場合は、
位相比較器５０の出力電圧が０になる場合、すなわち、
第１のＥＸＯＲ５６と第２のＥＸＯＲ５７の出力パルス
幅が等しくなる場合である。そのとき、入力クロック信
号の位相は入力データの１タイムスロットのちょうど中
間となる。第１のＤＦＦ５３と第２のＤＦＦ５４は識別
器も兼ねているために、以上の構成のＰＬＬにより、無
調整で識別器の最適点で識別動作をするクロックリカバ
リ回路が構成できる。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＰＬＬを用いたクロックリカバリ回路器で
は、クロック信号の位相が入力データの位相よりも進ん
でおり、さらに、その位相差が大きい場合、第１のＥＸ
ＯＲ５６の出力パルス幅が狭くなってくる。したがっ
て、第１のＥＸＯＲ５６、第２のＥＸＯＲ５７の動作速
度に高速性が要求される。パルス幅が十分に広いときに
は、これらのＥＸＯＲの出力も十分な大きさと幅を持っ
たパルスが出力されるが、パルス幅が狭くなってくる
と、ＥＸＯＲの動作速度によっては、パルスの出力振幅
が小さくなってきて、位相誤差の検出ができなくなって
くる。特に、数ギガビット／セコンド（Gb/s）クラスの
信号に対しては、信号の２〜３倍の動作速度がＥＸＯＲ
に要求されるために、実際のＩＣでは実現が難しい。

【００１３】この発明は、上記従来の課題を解決するた
めになされたもので、高速動作に適し、かつ、クロック
信号の位相調整が不必要で、しかも素子のばらつきに対
して、影響されなくなるＰＬＬ回路を提供することを目
的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、この発明のＰＬＬ回路は、電圧制御発振器から出力
されるクロック信号を用いて入力データの識別再生を行
なう識別器と、前記電圧制御発振器から出力されるクロ
ック信号を反転する第１のインバータと、前記入力デー
タを前記第１のインバータで反転された前記クロック信
号のエッジでサンプルする第１のＤ型フリップフロップ
と、前記第１のＤ型フリップフロップの出力信号を前記
識別器の出力信号が負論理から正論理に変わるときにサ
ンプルするとともに、クロック信号入力端子に入力され
る前記識別器の出力信号が正論理の状態時にそのサンプ
ル値を保持する第１のＤラッチと、前記第１のＤ型フリ
ップフロップの出力信号を反転する第２のインバータ
と、前記識別器の出力信号を反転する第３のインバータ
と、前記第２のインバータにより反転された前記第１の
Ｄ型フリップフロップの出力信号を前記第３のインバー
タで反転される前記識別器の出力信号が正論理から負論
理に変わるときにサンプルするとともに、クロック信号
入力端子に入力される信号が負論理の状態時にそのサン
プル値を保持する第２のＤラッチと、前記第１のインバ
ータないし前記第３のインバータ、前記第１のＤ型フリ
ップフロップ、前記第１のＤラッチ、前記第２のＤラッ
チとともに位相比較器を構成して前記識別器の出力信号
が正論理のときに前記第１のＤラッチの出力信号を選択
して出力し、かつ前記識別器の出力信号が負論理のとき
に前記第２のＤラッチの出力信号を選択して出力するセ
レクタと、前記電圧制御発振器の発振周波数を変化させ
るために前記位相比較器の出力の帯域調整をして出力す
るフィルタとを備えることを特徴とする。

【００１５】この発明によれば、識別器において、電圧
制御発振器から出力されるクロック信号を用いて入力デ
ータの識別再生を行ない、この識別器の出力信号を位相
比較器に送出する。位相比較器では、電圧制御発振器か
ら出力されるクロック信号を第１のインバータで反転し
て、第１のＤ型フリップフロップに入力することによ
り、この反転されたクロック信号のエッジで入力データ
をサンプリングして第１のＤラッチに入力するととも
に、第１のＤ型フリップフロップの出力を第２のインバ
ータにより反転して第２のＤラッチに入力する。第１の
Ｄラッチは識別器の出力信号が負論理から正論理に変わ
るときに第１のＤ型フリップフロップの出力をサンプリ
ングし、識別器の出力信号が正論理状態時にサンプル値
を保持する。第２のＤラッチでは、第２のインバータに
より反転された第１のＤ型フリップフロップの出力信号
を第３のインバータで反転される識別器の出力信号が正
論理から負論理に変わるときにサンプリングし、識別器
の出力信号が負論理状態時にサンプル値を保持する。セ
レクタは識別器の出力信号が正論理のときに、第１のＤ
ラッチの出力信号を選択してフィルタに出力し、識別器
の出力信号が負論理のときに第２のＤラッチの出力信号
を選択してフィルタに出力することにより、電圧制御発
振器から出力されるクロック信号が入力データに対して
進相か、遅相かに応じて論理レベルが「１」あるいは
「０」レベルで出力する。フィルタはセレクタの出力の
帯域調整をして電圧制御発振器に出力することにより、
電圧制御発振器から出力されるクロック信号の周波数を
可変する。

【００１６】したがって、この発明では、ＰＬＬから識
別器へ入力されるクロック信号の位相調整が不用にな
り、素子のばらつきなどに対して影響されなくなる。

【００１７】

【発明の実施の形態】以下、この発明にによるＰＬＬ回
路の実施の形態について図面に基づき説明する。図１は
この発明による第１実施の形態の構成を示すブロック図
である。この図１において、まず、この第１実施の形態
の概略的構成から説明する。識別器１のデータ入力端子
Ｄには、ＮＲＺ形式の入力データが入力されるようにな
っている。この入力データは位相比較器２のデータ入力
端子にも入力されるようになっている。識別器１のクロ
ック信号入力端子Ｃには、ＶＣＯ４から出力されるクロ
ック信号が入力されるようになっている。

【００１８】識別器１は、このクロック信号の立ち上が
り時に、入力データがサンプリングされて、入力データ
の識別再生を行なうようにしており、この識別器１の出
力端子からサンプリングされた入力データが出力され、
この識別器１の出力信号が位相比較器２にも送出される
ようになっている。また、位相比較器２では、識別器１
に入力される入力データとクロック信号との位相の比較
を行なうが、入力信号に対してクロック信号の位相が進
んでいる場合は、識別器１の出力信号により位相進みを
表しているレベルの信号を出力し、逆に入力信号に対し
てクロック信号の位相が遅れている場合には、識別器１
の出力信号により位相遅れを表しているレベルの信号を
出力するようになっている。つまり、このクロック信号
の位相が入力データの１タイムスロットの中間より早い
方にずれているか、遅い方にずれているかを、識別器１
の出力信号に応じてディジタル出力するようになってい
る。

【００１９】入力データとクロック信号の同期時には、
位相比較器２の出力信号が平均すると零になる地点（す
なわち、クロック信号の位相がちょうど、入力データの
１タイムスロットの中間になる。）になるようにしてい
る。このため、ＰＬＬ・識別器間のクロック信号の位相
調整が不必要になるようにしている。この位相比較器２
は、ディジタル動作のみで高速に動作するようになって
おり、したがって、ギガビットクラスの高速入力データ
に対して安定した動作を行なうことができるようになっ
ている。

【００２０】位相比較器２の出力信号はフィルタ３に送
出するようになっている。フィルタ３は、位相比較器２
の出力信号の帯域調整を行なって、ＶＣＯ４に出力する
ようになっている。ＶＣＯ４はこのフィルタ３の出力信
号の電圧に応じてクロック信号の周波数を可変してクロ
ック信号を上述のよう、識別器１と位相比較器２に出力
するようになっている。かくして、位相比較器２とフィ
ルタ３とＶＣＯ４とにより、ＰＬＬを構成している。

【００２１】次に、前記位相比較器２の詳細な構成につ
いて説明する。図２は、この第１実施の形態における位
相比較器２の構成例を示すブロック図である。この図２
において、入力データは第１のＤＦＦ１０のデータ入力
端子Ｄに入力されるようになっており、ＶＣＯ４から出
力されるクロック信号は第１のインバータ１４を介して
第１のＤＦＦ１０のクロック信号入力端子Ｃに入力され
るようになっている。したがって、ラッチするタイミン
グは識別器１の場合と逆位相になっている。

【００２２】第１のＤＦＦ１０の出力信号は第１のＤラ
ッチ１１のデータ入力端子Ｄに直接入力されるようにな
っているとともに、第２のインバータ１５を通して第２
のＤラッチ１２のデータ入力端子Ｄに入力されるように
なっている。これにより、第１のＤラッチ１１のデータ
入力端子Ｄと第２のＤラッチ１２のデータ入力端子Ｄに
入力される第１のＤＦＦ１０の出力信号が互いに逆相関
係になっている。

【００２３】第１のＤラッチ１１のクロック信号入力端
子Ｃには、前記識別器１の出力信号が直接入力されるよ
うになっている。また、第２のＤラッチ１２のクロック
信号入力端子Ｃには、第３のインバータ１６を介して前
記識別器１の出力信号が入力されるようになっている。
したがって、第１のＤラッチ１１のクロック信号入力端
子Ｃに入力される識別器１の出力信号と第２のＤラッチ
１２のクロック信号入力端子Ｃに入力される識別器１の
出力信号との論理が互いに逆相関係になっている。

【００２４】このような接続関係にすることにより、第
１のＤラッチ１１では、識別器１の出力信号が「０」
（負論理）から「１」（正論理）に変わるときに、デー
タ入力端子Ｄの値をサンプルし、クロック信号入力によ
り入力データが「１」の状態中その値を保持する。第２
のＤラッチ１２では、識別器１の出力信号が「１」から
「０」に変わるときに、データ入力端子Ｄの値をサンプ
ルし、クロック信号入力端子Ｃに入力された信号が
「０」の状態中その値を保持するようにする。

【００２５】第１のＤラッチ１１と第２のＤラッチ１２
の出力はそれぞれセレクタ１３の入力端子Ｄ１，Ｄ２に
入力されるようになっている。セレクタ１３の制御端子
には識別器１の出力信号が印加され、識別器１の出力信
号が「１」のときにはセレクタ１３の入力端子Ｄ１を選
択して第１のＤラッチ１１の出力信号を出力し、識別器
１の出力信号が「０」のときには、セレクタ１３の入力
端子Ｄ２を選択して、第２のＤラッチ１２の出力信号を
出力するようになっている。

【００２６】次に、この第１実施の形態の動作について
図３、図４のタイミングチャートを併用して説明する。
図３は図３（ｂ）に示すクロック信号の位相が図３
（ａ）に示す入力データの位相よりも遅れている場合の
主要信号の波形を示している。図３（ｂ）に示すクロッ
ク信号の立ち上がり時に、識別器１に入力される図３
（ａ）に示す入力データが識別器１でサンプルされて、
識別器１の出力側にサンプルされた入力データが図３
（ｃ）に示すよう波形となって、出力される。

【００２７】また、クロック信号の立ち下がり時に入力
データが位相比較器２の第１のＤＦＦ１０のデータ入力
端子Ｄに入力されてサンプルされて、第１のＤＦＦ１０
の出力端子Ｑにサンプルされた入力データが図３（ｄ）
に示すように出力される。図３の場合、クロック信号の
位相が入力データに対して遅れているために、識別器１
の出力と第１のＤＦＦ１０の出力は同じである。

【００２８】次に、識別器１の出力信号の立ち上がり時
に第１のＤラッチ１１を用いて第１のＤＦＦ１０の出力
信号がサンプルされ，図３（ｅ）に示すように第１のＤ
ラッチ１１の出力端子Ｑから出力される。逆に、識別器
１の出力信号の立ち下がり時に第２のＤラッチ１２を用
いて第１のＤＦＦ１０の出力信号がサンプルされ，図３
（ｆ）に示すように、第２のＤラッチ１２の出力端子Ｑ
から出力される。

【００２９】第１のＤラッチ１１の出力は、セレクタ１
３のデータ入力端子Ｄ１に送出され、第２のＤラッチ１
２の出力は、セレクタ１３のデータ入力端子Ｄ２に送出
される。セレクタ１３の制御端子には、識別器１の出力
信号が入力され、識別器１の出力信号の立ち上がりから
立ち下がりまでは、第１のＤラッチ１１の出力がセレク
タ１３から、すなわち、位相比較器２から出力される
｛図３（ｇ）｝。

【００３０】また、識別器１の出力信号の立ち下がりか
ら立ち上がりまでは、第２のＤラッチ１２の出力信号が
セレクタ１３から、すなわち、位相比較器２から出力さ
れる。したがって、入力データに対してクロック信号の
位相が遅れている場合は、クロック信号の位相を進ませ
るように位相比較器２の出力が「１」レベルを出力す
る。

【００３１】次に、図４に示すクロック信号の位相が入
力データの位相よりも進んでいる場合について説明す
る。この場合も前記クロック信号の位相が入力データの
位相よりも遅れている場合と同様の要領で、第１のＤラ
ッチ１１は図４（ｃ）に示す識別器１の出力信号の立ち
上がり時により、第１のＤＦＦ１０の出力信号をサンプ
ルして第１のＤＦＦ１０の出力端子Ｑから図４（ｄ）に
示すような出力信号がセレクタ１３の入力端子Ｄ１に送
出する。

【００３２】また、第２のＤラッチ１２は図４（ｃ）に
示すように、識別器１の出力信号の立ち下がり時によ
り、第１のＤＦＦ１０の出力信号をサンプルして、第２
のＤラッチ１２の出力端子Ｑから出力信号がセレクタ１
３のデータ入力端子Ｄ２に送出する。セレクタ１３の制
御端子には、識別器１の出力信号が入力され、この識別
器１の出力信号の立ち上がりから立ち下がりの期間で
は、図４（ｅ）に示すように、第１のＤラッチ１１の出
力信号がセレクタ１３から出力され、識別器１の出力信
号の立ち下がりから立ち上がりの期間では、第２のＤラ
ッチ１２の出力信号がセレクタ１３から出力される。そ
の結果、セレクタ１３の出力信号は図４（ｇ）に示すよ
うに「０」レベルとなる。

【００３３】このように、図４（ｂ）に示すクロック信
号の位相が図４（ａ）に示す入力データの位相に対して
進んでいるために、図４（ｃ）に示す識別器１の出力と
位相比較器２における第１のＤＦＦ１０の図４（ｄ）に
示す出力は異なっている。このため、位相比較器２の出
力、すなわち図４（ｇ）に示すセレクタ１３の出力はク
ロック信号の位相を遅らせるように「０」レベルが出力
される。この位相比較器２の出力はフィルタ３を通して
ＶＣＯ４に帰還することにより、入力データに同期した
クロック信号が生じる。

【００３４】また、入力データの位相とクロック信号の
位相の同期時には、位相が進んでいる場合と、遅れてい
る場合の中間にクロック信号が設定される。すなわち、
入力データの変化点とクロック信号の立ち下がりがほぼ
同じ点となる。識別器１はクロック信号の立ち上がりで
識別しているために、自動的に入力データの１タイムス
ロットの中間点で識別が行われるようになる。

【００３５】次に、この発明による第２実施の形態につ
いて説明する。図５はこの発明に係わる第２実施の形態
の構成を示すブロック図である。この図５に示す第２実
施の形態では、前記第１実施の形態の構成に加えて新た
にデユーティ調整回路２０が付加されている。すなわ
ち、識別器１および位相比較器２の入力データ端子の前
にデューティ調整回路２０を挿入している。

【００３６】前記第１実施の形態では、入力データのデ
ューティ比が５０％でないと、入力データが「０」から
「１」に変化した場合のクロック信号位相の進み遅れの
変化基準点と、入力データが「１」から「０」に変化し
たときのクロック信号位相の進み遅れの変化基準点が違
ってくる。そのため、この違いがジッタに変換される。
ジッタの少ないクロック信号を発生させるために、この
第２実施の形態では、デューティ調整回路２０を用いて
入力データのデューティを調整するようにしている。

【００３７】次に、この発明の第３実施の形態について
図６を用いて説明する。図６はこの第３実施の形態にお
ける位相比較器２の内部構成を示すブロック図である。
この図６を図２に示す第１実施の形態における位相比較
器と比較しても明らかように、第３実施の形態では、第
１のＤラッチ１１と第２のＤラッチ１２とセレクタ１３
とによる構成に代えて、第１のＤＦＦ１０と第２のＤＦ
Ｆ３０を用いて構成している。すなわち、第１のＤＦＦ
１０のデータ入力端子Ｄには、入力データが入力されク
ロック信号入力端子Ｃには、ＶＣＯ４からのクロック信
号が第１のインバータ１４を通して入力されるようにな
っている。

【００３８】第１のＤＦＦ１０の出力端子Ｑに現れる出
力信号は第２のＤＦＦ３０のデータ入力端子Ｄに入力さ
れるようになっている。この第２のＤＦＦ３０のクロッ
ク信号入力端子Ｃには、識別器１の出力信号が入力され
るようになっている。第２のＤＦＦ３０の出力端子Ｑの
出力信号は図１で示したフィルタ３に出力するようにな
っている。このような構成にすることにより、識別器１
の出力が「０」から「１」に変化した場合、すなわち、
入力データの立ち上がり時に関してのみ位相比較を行
う。このため、入力データのデューディ比がずれていて
も位相比較が行える。

【００３９】次に、こ発明の第４実施の形態について説
明する。図７は、この第４実施の形態における位相比較
器２の内部構成を示すブロック図である。この図７に示
す位相比較器２は、図６で示した第３実施の形態におけ
る位相比較器２の構成にさらに第４のインバータ４０と
第５のインバータ４１を追加して構成されている。すな
わち、第１のＤＦＦ１０の出力信号は、第４のインバー
タ４０を通して第２のＤＦＦ３０のデータ入力端子Ｄに
入力されるようになっている。また、識別器１の出力信
号は、第５のインバータ４１を通して第２のＤＦＦ３０
のクロック信号入力端子Ｃに入力されるようになってい
る。

【００４０】このように構成することにより、この第４
実施の形態では、第３実施の形態とは逆に、識別器１の
出力が「１」から「０」に変化した場合、すなわち、入
力データの立ち下がり時に関してのみ位相比較を行う。
したがって、入力データのデューティ比がずれていて
も、位相比較を行なうことができる。

【００４１】このように、上記各実施の形態では、位相
比較器２はディジタル回路のみで構成されているため
に、高速動作も可能であり、この発明を用いることによ
り２.４ギガビット／セコンドの入力データに対して安
定に動作するＰＬＬが実現できる。また、クロック信号
の位相調整回路が含まれていないために、抵抗変動が大
きいＩＣに対しても、出力入力データのエラー無しに動
作する。さらに、上記第２ないし第４実施の形態を用い
ることにより、デューティ比が５０％でない入力データ
に対してもジッタが少ないＰＬＬが構成できる。

【００４２】

【発明の効果】以上のように、この発明によれば、ＶＣ
Ｏで発生されるクロック信号を用いて入力データの識別
再生を識別器で行ない、入力データとクロック信号の位
相差を位相比較器で行ない、かつ識別器の出力信号を用
いてその位相に応じて２値で出力し、位相比較器の出力
信号をフィルタで帯域調整後ＶＣＯに印加してクロック
信号の周波数を可変するようにしたので、このクロック
信号が識別器に入力されるとき、自動的に入力データの
タイムスロットの中間で識別されるように、クロック信
号の位相が決まる。これにともない、ＰＬＬから識別器
へのクロック信号の位相調整が不用になり、素子ばらつ
きに強いＰＬＬが実現可能となる。また、位相比較器は
ディジタル回路のみで構成されているために高速動作も
可能である。

【図面の簡単な説明】

【図１】この発明によるＰＬＬ回路の第１実施の形態の
全体の構成を示すブロック図である。

【図２】図１に示すこの発明によるＰＬＬ回路の第１実
施の形態における位相比較器の構成を示すブロック図で
ある。

【図３】図２の位相比較回路におけるクロック信号が入
力データの位相よりも遅れている場合の主要信号の波形
を示すタイミングチャートである。

【図４】図２の位相比較回路におけるクロック信号が入
力データの位相よりも進んでいる場合の主要信号の波形
を示すタイミングチャートである。

【図５】この発明によるＰＬＬ回路の第２実施の形態の
全体の構成を示すブロック図である。

【図６】この発明によるＰＬＬ回路の第３実施の形態に
おける位相比較器の構成を示すブロック図である。

【図７】この発明によるＰＬＬ回路の第４実施の形態に
おける位相比較器の構成を示すブロック図である。

【図８】従来のクロックリカバリ回路の構成を示すブロ
ック図である。

【図９】図８のクロックリカバリ回路におけるデータの
位相に対してクロック信号の位相が遅れている場合の動
作を説明するためのタイミングチャートである。

【図１０】図８のクロックリカバリ回路におけるデータ
の位相に対してクロック信号の位相が遅れている場合の
動作を説明するためのタイミングチャートである。

【符号の説明】

１……識別器、２……位相比較器、３……フィルタ、４
……ＶＣＯ（電圧制御発振器）、１０……第１のＤＦ
Ｆ、１１……第１のＤラッチ、１２……第２のＤラッ
チ、１３……セレクタ、１４……第１のインバータ、１
４……第２のインバータ、１６……第３のインバータ、
２０……デユーティ調整回路、３０……第２のＤＦＦ、
４０……第４のインバータ、４１……第５のインバー
タ。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 電圧制御発振器から出力されるクロック
   信号を用いて入力データの識別再生を行なう識別器と、 前記電圧制御発振器から出力されるクロック信号を反転
   する第１のインバータと、前記入力データを前記第１の
   インバータで反転された前記クロック信号のエッジでサ
   ンプルする第１のＤ型フリップフロップと、前記第１の
   Ｄ型フリップフロップの出力信号を前記識別器の出力信
   号が負論理から正論理に変わるときにサンプルするとと
   もに、クロック信号入力端子に入力される前記識別器の
   出力信号が正論理の状態時にそのサンプル値を保持する
   第１のＤラッチと、前記第１のＤ型フリップフロップの
   出力信号を反転する第２のインバータと、前記識別器の
   出力信号を反転する第３のインバータと、前記第２のイ
   ンバータにより反転された前記第１のＤ型フリップフロ
   ップの出力信号を前記第３のインバータで反転される前
   記識別器の出力信号が正論理から負論理に変わるときに
   サンプルするとともに、クロック信号入力端子に入力さ
   れる信号が負論理の状態時にそのサンプル値を保持する
   第２のＤラッチと、前記第１のインバータないし前記第
   ３のインバータ、前記第１のＤ型フリップフロップ、前
   記第１のＤラッチ、前記第２のＤラッチとともに位相比
   較器を構成して前記識別器の出力信号が正論理のときに
   前記第１のＤラッチの出力信号を選択して出力し、かつ
   前記識別器の出力信号が負論理のときに前記第２のＤラ
   ッチの出力信号を選択して出力するセレクタと、 前記電圧制御発振器の発振周波数を変化させるために前
   記位相比較器の出力の帯域調整をして出力するフィルタ
   と、 を備えることを特徴とするＰＬＬ回路。
2. 【請求項２】 請求項１に係る発明の位相比較器の構成
   とセレクタの代わりに、前記電圧制御発振器から出力さ
   れるクロック信号を反転する第１のインバータと、 前記第１のインバータで反転された前記クロック信号に
   より前記入力データのサンプルを行なう第１のＤ型フリ
   ップフロップと、 前記第１のＤ型フリップフロップの出力信号を前記識別
   器の出力信号が負論理から正論理に変化した場合にサン
   プルして前記入力データと前記クロック信号の位相比較
   を行なう第２のＤ型フリップフロップと、 を備えることを特徴とする請求項１記載のＰＬＬ回路。
3. 【請求項３】 前記第２のＤ型フリップフロップは、前
   記第１のＤ型フリップフロップの出力信号をデータ入力
   端子に第４のインバータを通して入力するとともに、ク
   ロック信号端子に第５のインバータを通して前記識別器
   の出力信号を入力することを特徴とする請求項２記載の
   ＰＬＬ回路。