JP3038935B2 - 動き検出装置 - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、例えば動画像データの
高能率符号化で、動きベクトルの検出等に用いられる動
き検出装置に関するものである。
高能率符号化で、動きベクトルの検出等に用いられる動
き検出装置に関するものである。
【０００２】
【従来の技術】例えば動画像データの高能率符号化で動
きベクトルの検出等を行う場合に、例えばフルサーチ・
ブロックマッチングによる検出を行う場合には、所定画
素数にて構成された捜索範囲内の画素とそれより小なる
画素数にて構成される基準データブロック内の画素とを
その配列状態に基づいて比較する動き検出装置が用いら
れる。このような動き検出装置において、通常の１画素
（ペル）精度の動きを検出した後、さらに求まったベク
トルの周囲８方向に対して補間（２点の平均値）する事
により、それぞれ０．５ペルシフトした予測画像を得、
それらの予測画像の中で原画像（基準データブロック）
との残差が最小となるベクトルを求めること（ハーフペ
ル精度の動き検出）が行われている。
きベクトルの検出等を行う場合に、例えばフルサーチ・
ブロックマッチングによる検出を行う場合には、所定画
素数にて構成された捜索範囲内の画素とそれより小なる
画素数にて構成される基準データブロック内の画素とを
その配列状態に基づいて比較する動き検出装置が用いら
れる。このような動き検出装置において、通常の１画素
（ペル）精度の動きを検出した後、さらに求まったベク
トルの周囲８方向に対して補間（２点の平均値）する事
により、それぞれ０．５ペルシフトした予測画像を得、
それらの予測画像の中で原画像（基準データブロック）
との残差が最小となるベクトルを求めること（ハーフペ
ル精度の動き検出）が行われている。
【０００３】すなわち例えば基準データブロックが４×
４の場合について、１ペル精度の動き検出をして、まず
図６に示すような動きベクトルが求まったとする。ここ
でこのときの残差をＳとすると、 Ｓ＝｜Ａ7 −ａ14｜＋｜Ａ8 −ａ15｜＋・・・＋｜Ａ28−ａ35｜ となる。ただしａi は同図のＢに示すような基準データ
ブロックの１６個の画素、Ａi は同図のＡに示すように
捜索範囲の１ペル精度で動き検出をした基準データブロ
ックに対応する１６個の画素である。
４の場合について、１ペル精度の動き検出をして、まず
図６に示すような動きベクトルが求まったとする。ここ
でこのときの残差をＳとすると、 Ｓ＝｜Ａ7 −ａ14｜＋｜Ａ8 −ａ15｜＋・・・＋｜Ａ28−ａ35｜ となる。ただしａi は同図のＢに示すような基準データ
ブロックの１６個の画素、Ａi は同図のＡに示すように
捜索範囲の１ペル精度で動き検出をした基準データブロ
ックに対応する１６個の画素である。
【０００４】これに対してハーフペル（０．５ペル）の
精度で動きを検出するには、図７に示すように上述の１
６個のＡi より一回り大きめの捜索範囲の画素（６×６
個のデータ）を使用して、次の数１を計算して最小とな
るｓｕｍ（・，・）を捜し出せば良い。
精度で動きを検出するには、図７に示すように上述の１
６個のＡi より一回り大きめの捜索範囲の画素（６×６
個のデータ）を使用して、次の数１を計算して最小とな
るｓｕｍ（・，・）を捜し出せば良い。
【０００５】
【数１】
【０００６】しかしながら従来ハーフペル精度の動き検
出を行う場合に、数１をこのまま実行しようとすると、
式中に表われる各ＡI ＋ＡJ を計算しなければならず、
また「（ＡI ＋ＡJ ）／２」と「ａK 」との対応が複雑
であり、容易には計算することができないものであっ
た。
出を行う場合に、数１をこのまま実行しようとすると、
式中に表われる各ＡI ＋ＡJ を計算しなければならず、
また「（ＡI ＋ＡJ ）／２」と「ａK 」との対応が複雑
であり、容易には計算することができないものであっ
た。
【０００７】
【発明が解決しようとする課題】解決しようとする問題
点は、従来ハーフペル精度の動き検出を行う場合に、計
算が複雑で、容易には実行できないというものである。
点は、従来ハーフペル精度の動き検出を行う場合に、計
算が複雑で、容易には実行できないというものである。
【０００８】
【課題を解決するための手段】本発明は、所定画素数に
て構成された捜索範囲内の画素と上記所定画素数より小
なる画素数にて構成される基準データブロック内の画素
とをその配列状態に基づいて比較する際、上記捜索範囲
内で上記ブロックが取りうる画素同士の対応状態毎に上
記ブロック内の各画素と上記捜索範囲内の対応画素との
差分絶対値の和を演算する演算手段を有し、上記捜索範
囲内の各画素は予め上記演算手段に入力される時刻を設
定されるようになし、上記時刻に基づいて上記捜索範囲
内の画素を上記演算手段に入力して、順次対応する上記
基準データブロック内の画素と上記演算を行うようにな
す動き検出装置であって、上記捜索範囲内で１画素以下
の動き状態を検出する際、隣接する画素（入力端子１）
間の平均値と上記ブロック内の画素（入力端子５）とを
比較するようになし、上記ブロック内の画素との各対応
状態毎に上記差分絶対値の和を得る（加算器４ａ〜４
ｈ、減算器６、絶対値化回路７ａ〜７ｈ、累加算回路８
ａ〜８ｈ）ようになし、上記各対応状態間での共通する
演算（減算器６）を先行して行うようになすことを特徴
とする動き検出装置である。
て構成された捜索範囲内の画素と上記所定画素数より小
なる画素数にて構成される基準データブロック内の画素
とをその配列状態に基づいて比較する際、上記捜索範囲
内で上記ブロックが取りうる画素同士の対応状態毎に上
記ブロック内の各画素と上記捜索範囲内の対応画素との
差分絶対値の和を演算する演算手段を有し、上記捜索範
囲内の各画素は予め上記演算手段に入力される時刻を設
定されるようになし、上記時刻に基づいて上記捜索範囲
内の画素を上記演算手段に入力して、順次対応する上記
基準データブロック内の画素と上記演算を行うようにな
す動き検出装置であって、上記捜索範囲内で１画素以下
の動き状態を検出する際、隣接する画素（入力端子１）
間の平均値と上記ブロック内の画素（入力端子５）とを
比較するようになし、上記ブロック内の画素との各対応
状態毎に上記差分絶対値の和を得る（加算器４ａ〜４
ｈ、減算器６、絶対値化回路７ａ〜７ｈ、累加算回路８
ａ〜８ｈ）ようになし、上記各対応状態間での共通する
演算（減算器６）を先行して行うようになすことを特徴
とする動き検出装置である。
【０００９】
【作用】これによれば、各対応状態間での共通する演算
を先行して行うようになすことによって計算が簡略化さ
れるので、簡単な装置構成でハーフペル精度の動き検出
を行うことができる。
を先行して行うようになすことによって計算が簡略化さ
れるので、簡単な装置構成でハーフペル精度の動き検出
を行うことができる。
【００１０】
【実施例】ところで上述の数１において、ｓｕｍ（０，
０）を除く８つの式の内、共通項をくくり出す事によっ
て加算回数を減らす事ができる。また入力順を適切に操
作する事によって「（ＡI ＋ＡJ ）／２」と「ａK 」と
の対応も簡単になり、装置の回路規模を小さくすること
ができる。すなわち本願においては、上述の数１を次の
数２のように変形する。
０）を除く８つの式の内、共通項をくくり出す事によっ
て加算回数を減らす事ができる。また入力順を適切に操
作する事によって「（ＡI ＋ＡJ ）／２」と「ａK 」と
の対応も簡単になり、装置の回路規模を小さくすること
ができる。すなわち本願においては、上述の数１を次の
数２のように変形する。
【００１１】
【数２】
【００１２】この数２において、〔（Ａ7 ／２）−
ａ14〕、〔（Ａ8 ／２）−ａ15〕、・・・、〔（Ａ28／
２）−ａ35〕は、８つの式に共通であり、これらの減算
は一度計算してしまえば、８つの式にその値を使用で
き、加減算の回数を減らすことができる。
ａ14〕、〔（Ａ8 ／２）−ａ15〕、・・・、〔（Ａ28／
２）−ａ35〕は、８つの式に共通であり、これらの減算
は一度計算してしまえば、８つの式にその値を使用で
き、加減算の回数を減らすことができる。
【００１３】図１は装置の構成を示す。この図におい
て、入力端子１には上述のＡのデータが供給される。こ
のデータが１ビットシフト（２）されて値が１／２にさ
れる。この１／２にされた値が直列に接続されたレジス
タ３ａ〜３ｎに供給される。そしてこの１／２にされた
値と、レジスタ３ａ、３ｂ、３ｆ、３ｈ、３ｌ、３ｍ、
３ｎの出力がそれぞれ加算器４ａ〜４ｈに供給される。
て、入力端子１には上述のＡのデータが供給される。こ
のデータが１ビットシフト（２）されて値が１／２にさ
れる。この１／２にされた値が直列に接続されたレジス
タ３ａ〜３ｎに供給される。そしてこの１／２にされた
値と、レジスタ３ａ、３ｂ、３ｆ、３ｈ、３ｌ、３ｍ、
３ｎの出力がそれぞれ加算器４ａ〜４ｈに供給される。
【００１４】一方、入力端子５には上述のａのデータが
供給される。この入力端子５のデータが減算器６に供給
されると共に、レジスタ３ｇの出力が減算器６に供給さ
れ、この値から入力端子５に供給されるａのデータが減
算される。この減算器６からの減算出力が加算器４ａ〜
４ｈに供給される。さらに加算器４ａ〜４ｈからの加算
出力がそれぞれ絶対値化回路７ａ〜７ｈを介して累加算
回路８ａ〜８ｈに供給される。また累加算回路８ａ〜８
ｈには端子９からのイネーブル制御信号が供給される。
供給される。この入力端子５のデータが減算器６に供給
されると共に、レジスタ３ｇの出力が減算器６に供給さ
れ、この値から入力端子５に供給されるａのデータが減
算される。この減算器６からの減算出力が加算器４ａ〜
４ｈに供給される。さらに加算器４ａ〜４ｈからの加算
出力がそれぞれ絶対値化回路７ａ〜７ｈを介して累加算
回路８ａ〜８ｈに供給される。また累加算回路８ａ〜８
ｈには端子９からのイネーブル制御信号が供給される。
【００１５】さらに入力端子１０には上述の１ペル精度
の動き検出で求まった動きベクトルの残差Ｓが供給され
る。そしてこの入力端子１０からの残差Ｓの値と、累加
算回路８ａ〜８ｈからの加算出力が比較回路１１に供給
され、最小となる値が検出されて、ハーフペル精度の動
きベクトルが出力端子１２に取り出される。
の動き検出で求まった動きベクトルの残差Ｓが供給され
る。そしてこの入力端子１０からの残差Ｓの値と、累加
算回路８ａ〜８ｈからの加算出力が比較回路１１に供給
され、最小となる値が検出されて、ハーフペル精度の動
きベクトルが出力端子１２に取り出される。
【００１６】そしてこの装置において、入力端子１には
ｉサイクル目にＡiのデータが入力され、入力端子５に
はｉサイクル目にａi のデータが入力される。ただしＡ
i は上述の図７の捜索範囲（６×６）の画素、ａi は上
述の図６のＢに示す基準データブロックの１６個の画素
であって、ｉ＝０，１，２，・・・３５である。なおａ
0 〜ａ13、ａ18、ａ19、ａ24、ａ25、ａ30、ａ31は図６
のＢに示されていないが、これらに対応する０〜１３、
１８、１９、２４、２５、３０、３１サイクル目には、
入力端子５にはダミーデータが入力される。
ｉサイクル目にＡiのデータが入力され、入力端子５に
はｉサイクル目にａi のデータが入力される。ただしＡ
i は上述の図７の捜索範囲（６×６）の画素、ａi は上
述の図６のＢに示す基準データブロックの１６個の画素
であって、ｉ＝０，１，２，・・・３５である。なおａ
0 〜ａ13、ａ18、ａ19、ａ24、ａ25、ａ30、ａ31は図６
のＢに示されていないが、これらに対応する０〜１３、
１８、１９、２４、２５、３０、３１サイクル目には、
入力端子５にはダミーデータが入力される。
【００１７】従ってこの装置において、データの入力が
開始されて１４サイクル目にレジスタ３ｇの出力には
「入力端子１に入力された値が１／２倍されて７サイク
ル遅延された値」すなわち「Ａ7 ／２」が取り出され、
同時に入力端子５には「ａ14」のデータが入力される。
これによって減算器６では〔（Ａ7 ／２）−ａ14〕が計
算される。またこの時、レジスタ３ｎの出力には「入力
端子１に入力された値が１／２倍されて１４サイクル遅
延された値」すなわち「Ａ0 ／２」が取り出されてい
る。これによって加算器４ｈでは〔（Ａ0 ／２）＋
｛（Ａ7 ／２）−ａ14｝〕が計算され、絶対値化回路７
ｈで〔｜（Ａ0 ／２）＋｛（Ａ7 ／２）−ａ14｝｜〕の
ように絶対値化されて、累加算回路８ｈに入力される。
開始されて１４サイクル目にレジスタ３ｇの出力には
「入力端子１に入力された値が１／２倍されて７サイク
ル遅延された値」すなわち「Ａ7 ／２」が取り出され、
同時に入力端子５には「ａ14」のデータが入力される。
これによって減算器６では〔（Ａ7 ／２）−ａ14〕が計
算される。またこの時、レジスタ３ｎの出力には「入力
端子１に入力された値が１／２倍されて１４サイクル遅
延された値」すなわち「Ａ0 ／２」が取り出されてい
る。これによって加算器４ｈでは〔（Ａ0 ／２）＋
｛（Ａ7 ／２）−ａ14｝〕が計算され、絶対値化回路７
ｈで〔｜（Ａ0 ／２）＋｛（Ａ7 ／２）−ａ14｝｜〕の
ように絶対値化されて、累加算回路８ｈに入力される。
【００１８】同様にして、減算器６で計算された〔（Ａ
7 ／２）−ａ14〕の値は、加算器４ａ〜４ｇにも入力さ
れているので、それぞれ〔（Ａ14／２）＋｛（Ａ7 ／
２）−ａ14｝〕、〔（Ａ13／２）＋｛（Ａ7 ／２）−ａ
14｝〕、〔（Ａ12／２）＋｛（Ａ7 ／２）−ａ14｝〕、
〔（Ａ8 ／２）＋｛（Ａ7 ／２）−ａ14｝〕、〔（Ａ6
／２）＋｛（Ａ7 ／２）−ａ14｝〕、〔（Ａ2 ／２）＋
｛（Ａ7 ／２）−ａ14｝〕、〔（Ａ1 ／２）＋｛（Ａ7
／２）−ａ14｝〕が計算される。さらにこれらの値が絶
対値化回路７ａ〜７ｇで絶対値化されて、累加算回路８
ａ〜８ｇに入力される。すなわち以上をまとめると、１
４サイクル目において数２の右辺の第１項の値〔（Ａ*
／２）＋｛（Ａ7 ／２）−ａ14｝〕（ただし＊＝０、
１、２、６、８、１２、１３、１４）が累加算回路８ａ
〜８ｈにそれぞれ入力されるものである。
7 ／２）−ａ14〕の値は、加算器４ａ〜４ｇにも入力さ
れているので、それぞれ〔（Ａ14／２）＋｛（Ａ7 ／
２）−ａ14｝〕、〔（Ａ13／２）＋｛（Ａ7 ／２）−ａ
14｝〕、〔（Ａ12／２）＋｛（Ａ7 ／２）−ａ14｝〕、
〔（Ａ8 ／２）＋｛（Ａ7 ／２）−ａ14｝〕、〔（Ａ6
／２）＋｛（Ａ7 ／２）−ａ14｝〕、〔（Ａ2 ／２）＋
｛（Ａ7 ／２）−ａ14｝〕、〔（Ａ1 ／２）＋｛（Ａ7
／２）−ａ14｝〕が計算される。さらにこれらの値が絶
対値化回路７ａ〜７ｇで絶対値化されて、累加算回路８
ａ〜８ｇに入力される。すなわち以上をまとめると、１
４サイクル目において数２の右辺の第１項の値〔（Ａ*
／２）＋｛（Ａ7 ／２）−ａ14｝〕（ただし＊＝０、
１、２、６、８、１２、１３、１４）が累加算回路８ａ
〜８ｈにそれぞれ入力されるものである。
【００１９】さらに１５〜１７サイクル目において、例
えば累加算回路８ｈには〔（Ａ1 ／２）＋｛（Ａ8 ／
２）−ａ15｝＝「数２のｓｕｍ（−０．５，−０．５）
の右辺の第２項」〕、〔（Ａ2 ／２）＋｛（Ａ9 ／２）
−ａ16｝＝「数２のｓｕｍ（−０．５，−０．５）の右
辺の第３項（数２では・・・で省略されている）」〕、
〔（Ａ3 ／２）＋｛（Ａ10／２）−ａ17｝＝「数２のｓ
ｕｍ（−０．５，−０．５）の右辺の第４項（数２では
・・・で省略されている）」〕がそれぞれ入力されて累
加算される。
えば累加算回路８ｈには〔（Ａ1 ／２）＋｛（Ａ8 ／
２）−ａ15｝＝「数２のｓｕｍ（−０．５，−０．５）
の右辺の第２項」〕、〔（Ａ2 ／２）＋｛（Ａ9 ／２）
−ａ16｝＝「数２のｓｕｍ（−０．５，−０．５）の右
辺の第３項（数２では・・・で省略されている）」〕、
〔（Ａ3 ／２）＋｛（Ａ10／２）−ａ17｝＝「数２のｓ
ｕｍ（−０．５，−０．５）の右辺の第４項（数２では
・・・で省略されている）」〕がそれぞれ入力されて累
加算される。
【００２０】これに対して１８、１９サイクル目におい
て、累加算回路８ｈには〔（Ａ4 ／２）＋｛（Ａ11／
２）−ａ18｝〕、〔（Ａ5 ／２）＋｛（Ａ12／２）−ａ
19｝〕が入力されるが、これらは数２のｓｕｍ（−０．
５，−０．５）の右辺には表れない値である。そこでこ
れらのサイクルでは端子９からのイネーブル制御信号を
ロー（オフ）にして、これらの不用なデータが累加算さ
れないようにする。なおａ18、ａ19はダミーデータであ
る。
て、累加算回路８ｈには〔（Ａ4 ／２）＋｛（Ａ11／
２）−ａ18｝〕、〔（Ａ5 ／２）＋｛（Ａ12／２）−ａ
19｝〕が入力されるが、これらは数２のｓｕｍ（−０．
５，−０．５）の右辺には表れない値である。そこでこ
れらのサイクルでは端子９からのイネーブル制御信号を
ロー（オフ）にして、これらの不用なデータが累加算さ
れないようにする。なおａ18、ａ19はダミーデータであ
る。
【００２１】以下、２０〜２３サイクル目においては、
「数２のｓｕｍ（−０．５，−０．５）の右辺の第５〜
８項」の値が入力されてこれらの値がそれまでの累加算
結果に累加算される。２４、２５サイクル目において
は、不用なデータが入力されるので端子９からのイネー
ブル制御信号をロー（オフ）にして、これらの不用なデ
ータが累加算されないようにする。さらに２６〜２９サ
イクル目においては、「数２のｓｕｍ（−０．５，−
０．５）の右辺の第９〜１２項」の値が入力されてこれ
らの値がそれまでの累加算結果に累加算される。３０、
３１サイクル目においては、不用なデータが入力される
ので端子９からのイネーブル制御信号をロー（オフ）に
して、これらの不用なデータが累加算されないようにす
る。そして３２〜３５サイクル目においては、「数２の
ｓｕｍ（−０．５，−０．５）の右辺の第１３〜１６
（最終）項」の値が入力されてこれらの値がそれまでの
累加算結果に累加算される。これによって累加算回路８
ｈには、３５サイクル目の終了時にｓｕｍ（−０．５，
−０．５）の値が形成される。
「数２のｓｕｍ（−０．５，−０．５）の右辺の第５〜
８項」の値が入力されてこれらの値がそれまでの累加算
結果に累加算される。２４、２５サイクル目において
は、不用なデータが入力されるので端子９からのイネー
ブル制御信号をロー（オフ）にして、これらの不用なデ
ータが累加算されないようにする。さらに２６〜２９サ
イクル目においては、「数２のｓｕｍ（−０．５，−
０．５）の右辺の第９〜１２項」の値が入力されてこれ
らの値がそれまでの累加算結果に累加算される。３０、
３１サイクル目においては、不用なデータが入力される
ので端子９からのイネーブル制御信号をロー（オフ）に
して、これらの不用なデータが累加算されないようにす
る。そして３２〜３５サイクル目においては、「数２の
ｓｕｍ（−０．５，−０．５）の右辺の第１３〜１６
（最終）項」の値が入力されてこれらの値がそれまでの
累加算結果に累加算される。これによって累加算回路８
ｈには、３５サイクル目の終了時にｓｕｍ（−０．５，
−０．５）の値が形成される。
【００２２】すなわち上述の装置において、１４〜３５
サイクルの間にレジスタ３ｎからは、入力端子１に入力
されたデータ中の図２に矢印で示すＡ0 〜Ａ21の値が１
／２倍されて出力され、累加算回路８ｈではこの内の斜
線部分の値によって ｓｕｍ（−０．５，−０．５）＝Σ｜（ＡI ／２）＋｛（ＡJ ／２）−ａK ｝｜ ただしＩ、Ｊ、Ｋは式中に表れる１６項の値が累算され
る。なおＡ4 、Ａ5 、Ａ10、Ａ11、Ａ16、Ａ17（１８、
１９、２４、２５、３０、３１サイクル目）の値はイネ
ーブル制御信号がロー（オフ）にされることによって加
算されない。
サイクルの間にレジスタ３ｎからは、入力端子１に入力
されたデータ中の図２に矢印で示すＡ0 〜Ａ21の値が１
／２倍されて出力され、累加算回路８ｈではこの内の斜
線部分の値によって ｓｕｍ（−０．５，−０．５）＝Σ｜（ＡI ／２）＋｛（ＡJ ／２）−ａK ｝｜ ただしＩ、Ｊ、Ｋは式中に表れる１６項の値が累算され
る。なおＡ4 、Ａ5 、Ａ10、Ａ11、Ａ16、Ａ17（１８、
１９、２４、２５、３０、３１サイクル目）の値はイネ
ーブル制御信号がロー（オフ）にされることによって加
算されない。
【００２３】また１４〜３５サイクルの間にレジスタ３
ｍからは、入力端子１に入力されたデータ中の図３に矢
印で示すＡ1 〜Ａ22の値が１／２倍されて出力され、累
加算回路８ｇではこの内の斜線部分の値によって ｓｕｍ（−０．５，０）＝Σ｜（ＡI ／２）＋｛（ＡJ ／２）−ａK ｝｜ ただしＩ、Ｊ、Ｋは式中に表れる１６項の値が累算され
る。なおＡ5 、Ａ6 、Ａ11、Ａ12、Ａ17、Ａ18（１８、
１９、２４、２５、３０、３１サイクル目）の値はイネ
ーブル制御信号がロー（オフ）にされることによって加
算されない。
ｍからは、入力端子１に入力されたデータ中の図３に矢
印で示すＡ1 〜Ａ22の値が１／２倍されて出力され、累
加算回路８ｇではこの内の斜線部分の値によって ｓｕｍ（−０．５，０）＝Σ｜（ＡI ／２）＋｛（ＡJ ／２）−ａK ｝｜ ただしＩ、Ｊ、Ｋは式中に表れる１６項の値が累算され
る。なおＡ5 、Ａ6 、Ａ11、Ａ12、Ａ17、Ａ18（１８、
１９、２４、２５、３０、３１サイクル目）の値はイネ
ーブル制御信号がロー（オフ）にされることによって加
算されない。
【００２４】さらに他の値についても、同様にして累加
算回路８ａ〜８ｆで計算が行われる。なお全体のタイム
チャートは図４に示すようになる。ここでアは入力端子
１に入力される値、イ〜コはレジスタ３ｎ、３ｍ、３
ｌ、３ｈ、３ｇ、３ｆ、３ｂ、３ａ及びＡのデータが１
／２にされた値、サは入力端子５に入力される値、シは
入力端子９に入力されるイネーブル制御信号である。
算回路８ａ〜８ｆで計算が行われる。なお全体のタイム
チャートは図４に示すようになる。ここでアは入力端子
１に入力される値、イ〜コはレジスタ３ｎ、３ｍ、３
ｌ、３ｈ、３ｇ、３ｆ、３ｂ、３ａ及びＡのデータが１
／２にされた値、サは入力端子５に入力される値、シは
入力端子９に入力されるイネーブル制御信号である。
【００２５】そして８つの累加算回路８ａ〜８ｈでのｓ
ｕｍ（・，・）の計算の終了と同時に、入力端子１０か
らｓｕｍ（０，０）＝Ｓの値が入力され、これらの９つ
の値が比較回路１１で比較され、これらの最小となるベ
クトルが検出される。
ｕｍ（・，・）の計算の終了と同時に、入力端子１０か
らｓｕｍ（０，０）＝Ｓの値が入力され、これらの９つ
の値が比較回路１１で比較され、これらの最小となるベ
クトルが検出される。
【００２６】こうして上述の装置によれば、各対応状態
間での共通する演算（減算器６）を先行して行うように
なすことによって計算が簡略化されるので、簡単な装置
構成でハーフペル精度の動き検出を行うことができるも
のである。
間での共通する演算（減算器６）を先行して行うように
なすことによって計算が簡略化されるので、簡単な装置
構成でハーフペル精度の動き検出を行うことができるも
のである。
【００２７】なお上述の装置で、加算器４ａ〜４ｈ、絶
対値化回路７ａ〜７ｈ、累加算回路８ａ〜８ｈの部分
は、例えば図５のようにして実現できる。すなわち上段
の加算器４で（ＡI ／２）と｛（ＡJ ／２）−ａK ｝の
加算が行われる。ここでこの加算器４のキャリーアウト
（符号ビット：Ｃｏ）が
対値化回路７ａ〜７ｈ、累加算回路８ａ〜８ｈの部分
は、例えば図５のようにして実現できる。すなわち上段
の加算器４で（ＡI ／２）と｛（ＡJ ／２）−ａK ｝の
加算が行われる。ここでこの加算器４のキャリーアウト
（符号ビット：Ｃｏ）が
〔０〕であればこの加算値は正
であるからそのまま下段の加算器８１に入力される。一
方、加算器４のキャリーアウト（Ｃｏ）が〔１〕のとき
はこの加算値は負である。そこでこの加算値をインバー
タ７１で反転した値がスイッチ７２で選択され、この値
が下段の加算器８１に供給されると共に、スイッチ７３
で選択された〔１〕の値が加算器８１の最下位側（キャ
リーイン：Ｃｉ）に入力される。これによって加算器４
からの値が絶対値化されて加算器８１に入力される。
であるからそのまま下段の加算器８１に入力される。一
方、加算器４のキャリーアウト（Ｃｏ）が〔１〕のとき
はこの加算値は負である。そこでこの加算値をインバー
タ７１で反転した値がスイッチ７２で選択され、この値
が下段の加算器８１に供給されると共に、スイッチ７３
で選択された〔１〕の値が加算器８１の最下位側（キャ
リーイン：Ｃｉ）に入力される。これによって加算器４
からの値が絶対値化されて加算器８１に入力される。
【００２８】さらに加算器８１の出力が単位遅延素子
（レジスタ）８２を介して自分自身に入力される。それ
と共にこのレジスタ８２にイネーブル端子ＥＮが設けら
れ、このイネーブル端子ＥＮに端子９からのイネーブル
制御信号が供給される。これによって上述の不用な値が
加算されないようにした累加算が行われる。
（レジスタ）８２を介して自分自身に入力される。それ
と共にこのレジスタ８２にイネーブル端子ＥＮが設けら
れ、このイネーブル端子ＥＮに端子９からのイネーブル
制御信号が供給される。これによって上述の不用な値が
加算されないようにした累加算が行われる。
【００２９】なおこの計算回路は１系統のみを示したも
のであって、上述のように８つの値の計算を行う場合に
は、この計算回路が８系統並列に設けられる。あるいは
計算処理時間に余裕がある場合には、８重の時分割多重
化によって計算回路は１系統のみで実現することも可能
である。その場合には、回路規模が約１／８になる。さ
らに上述の説明では基準データブロックが４×４の場合
について述べたが、これは任意のｎ×ｍに一般化するこ
とができるものである。
のであって、上述のように８つの値の計算を行う場合に
は、この計算回路が８系統並列に設けられる。あるいは
計算処理時間に余裕がある場合には、８重の時分割多重
化によって計算回路は１系統のみで実現することも可能
である。その場合には、回路規模が約１／８になる。さ
らに上述の説明では基準データブロックが４×４の場合
について述べたが、これは任意のｎ×ｍに一般化するこ
とができるものである。
【００３０】
【発明の効果】この発明によれば、各対応状態間での共
通する演算を先行して行うようになすことによって計算
が簡略化されるので、簡単な装置構成でハーフペル精度
の動き検出を行うことができるようになった。
通する演算を先行して行うようになすことによって計算
が簡略化されるので、簡単な装置構成でハーフペル精度
の動き検出を行うことができるようになった。
【図１】本発明による動き検出装置の一例の構成図であ
る。
る。
【図２】その説明のための線図である。
【図３】その説明のための線図である。
【図４】動き検出装置の一例のタイムチャート図であ
る。
る。
【図５】動き検出装置の要部の構成図である。
【図６】１ペル精度の動き検出の説明のための線図であ
る。
る。
【図７】ハーフペル精度の動き検出の説明のための線図
である。
である。
【符号の説明】 １ Ａのデータが供給される入力端子 ２ データを１ビットシフトして値を１／２にする手段 ３ａ〜３ｎ レジスタ ４ａ〜４ｈ 加算器 ５ ａのデータの供給される入力端子 ６ 減算器 ７ａ〜７ｈ 絶対値化回路 ８ａ〜８ｈ 累加算回路 ９ イネーブル制御信号の供給される端子 １０ １ペル精度の残差Ｓの供給される入力端子 １１ 比較回路 １２ ハーフペル精度の動きベクトルの出力端子
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 7/20 H04N 7/32 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- 【請求項１】 所定画素数にて構成された捜索範囲内の
画素と上記所定画素数より小なる画素数にて構成される
基準データブロック内の画素とをその配列状態に基づい
て比較する際、上記捜索範囲内で上記ブロックが取りう
る画素同士の対応状態毎に上記ブロック内の各画素と上
記捜索範囲内の対応画素との差分絶対値の和を演算する
演算手段を有し、上記捜索範囲内の各画素は予め上記演
算手段に入力される時刻を設定されるようになし、上記
時刻に基づいて上記捜索範囲内の画素を上記演算手段に
入力して、順次対応する上記基準データブロック内の画
素と上記演算を行うようになす動き検出装置であって、
上記捜索範囲内で１画素以下の動き状態を検出する際、
隣接する画素間の平均値と上記ブロック内の画素とを比
較するようになし、上記ブロック内の画素との各対応状
態毎に上記差分絶対値の和を得るようになし、上記各対
応状態間での共通する演算を先行して行うようになすこ
とを特徴とする動き検出装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014310A JP3038935B2 (ja) | 1991-02-05 | 1991-02-05 | 動き検出装置 |
| KR1019920001163A KR100247111B1 (ko) | 1991-02-05 | 1992-01-28 | 동작 검출 장치 |
| EP19920300778 EP0497586A3 (en) | 1991-01-31 | 1992-01-30 | Motion detection circuit |
| US08/286,388 US5586202A (en) | 1991-01-31 | 1994-08-05 | Motion detecting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014310A JP3038935B2 (ja) | 1991-02-05 | 1991-02-05 | 動き検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04248683A JPH04248683A (ja) | 1992-09-04 |
| JP3038935B2 true JP3038935B2 (ja) | 2000-05-08 |
Family
ID=11857527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014310A Expired - Fee Related JP3038935B2 (ja) | 1991-01-31 | 1991-02-05 | 動き検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3038935B2 (ja) |
| KR (1) | KR100247111B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0594058A3 (en) * | 1992-10-19 | 1994-05-18 | Matsushita Electronics Corp | Image processing apparatus |
| CN1190949C (zh) * | 2000-04-11 | 2005-02-23 | 皇家菲利浦电子有限公司 | 确定一个数据样本与其它数据样本的内插值之间相似程度 |
-
1991
- 1991-02-05 JP JP3014310A patent/JP3038935B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-28 KR KR1019920001163A patent/KR100247111B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100247111B1 (ko) | 2000-03-15 |
| KR920017478A (ko) | 1992-09-26 |
| JPH04248683A (ja) | 1992-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |