JP3038618B2 - テスト用回路を内蔵したメモリ装置 - Google Patents
テスト用回路を内蔵したメモリ装置Info
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- JP3038618B2 JP3038618B2 JP3231889A JP23188991A JP3038618B2 JP 3038618 B2 JP3038618 B2 JP 3038618B2 JP 3231889 A JP3231889 A JP 3231889A JP 23188991 A JP23188991 A JP 23188991A JP 3038618 B2 JP3038618 B2 JP 3038618B2
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- Japan
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は再書込み可能なメモリ部
と、内部共通バス上のデータをメモリ部に出力する入力
部と、メモリ部からのデータを内部共通バスに出力する
出力部と、アドレスバスからのアドレス信号をメモリ部
に出力するアドレス制御部と、内部共通バスと入力部ま
たは出力部を介して、メモリ部とデータの授受を行なう
とともに、入力ポートまたは出力ポートとデータの授受
を行なう論理回路部とを具備するメモリ装置に関する。
と、内部共通バス上のデータをメモリ部に出力する入力
部と、メモリ部からのデータを内部共通バスに出力する
出力部と、アドレスバスからのアドレス信号をメモリ部
に出力するアドレス制御部と、内部共通バスと入力部ま
たは出力部を介して、メモリ部とデータの授受を行なう
とともに、入力ポートまたは出力ポートとデータの授受
を行なう論理回路部とを具備するメモリ装置に関する。
【０００２】
【従来の技術】従来、この種のメモリ装置はメモリ部の
端子と外部端子との間を直接信号線で結び外部よりアク
セスしてメモリテストを行うことができるようにした
り、メモリ部の端子にテスト専用のバスを設けてメモリ
テストしたりしている。
端子と外部端子との間を直接信号線で結び外部よりアク
セスしてメモリテストを行うことができるようにした
り、メモリ部の端子にテスト専用のバスを設けてメモリ
テストしたりしている。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
装置は、既存の回路構成を用いずに、メモリテストをす
るための回路を特別に構成していたため、ハードウェア
量が増加するという欠点がある。
装置は、既存の回路構成を用いずに、メモリテストをす
るための回路を特別に構成していたため、ハードウェア
量が増加するという欠点がある。
【０００４】本発明は上記欠点に鑑み、既存の内部回路
を用いてメモリテストを可能とさせたメモリ装置を提供
することを目的とする。
を用いてメモリテストを可能とさせたメモリ装置を提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明のメモリ装置は、
再書込み可能なメモリ部と、内部共通バス上のデータを
メモリ部に出力する入力部と、メモリ部からのデータを
内部共通バスに出力する出力部と、アドレスバスからの
アドレス信号をメモリ部に出力するアドレス制御部と、
内部共通バスと入力部または出力部を介して、メモリ部
とデータの授受を行なうとともに、入力ポートまたは出
力ポートとデータの授受を行なう論理回路部とを具備す
るメモリ装置において、テストモードのときは前記入力
ポートからのアドレス信号とデータ信号とを内部共通バ
スに切替え出力する入力スイッチング回路と、テストモ
ードのときは前記アドレスバスからのアドレス信号に代
えて内部共通バスからのアドレス信号を前記アドレス制
御部に切替え出力するアドレスセレクタと、テストモー
ドのときは前記内部共通バス上のデータ信号を入力し、
入力したデータ信号に基づくテストデータを前記入力部
を介して前記メモリ部の指示されたアドレスに書込むテ
ストデータ書込み部と、テストモードのときは前記出力
部のデータを内部共通バスに代えて内部データラインに
出力する出力スイッチング回路と、テストモードのとき
は前記論理回路部の出力ポートへの出力に代えて内部デ
ータラインのデータを出力ポートに出力する出力セレク
タとを有する。
再書込み可能なメモリ部と、内部共通バス上のデータを
メモリ部に出力する入力部と、メモリ部からのデータを
内部共通バスに出力する出力部と、アドレスバスからの
アドレス信号をメモリ部に出力するアドレス制御部と、
内部共通バスと入力部または出力部を介して、メモリ部
とデータの授受を行なうとともに、入力ポートまたは出
力ポートとデータの授受を行なう論理回路部とを具備す
るメモリ装置において、テストモードのときは前記入力
ポートからのアドレス信号とデータ信号とを内部共通バ
スに切替え出力する入力スイッチング回路と、テストモ
ードのときは前記アドレスバスからのアドレス信号に代
えて内部共通バスからのアドレス信号を前記アドレス制
御部に切替え出力するアドレスセレクタと、テストモー
ドのときは前記内部共通バス上のデータ信号を入力し、
入力したデータ信号に基づくテストデータを前記入力部
を介して前記メモリ部の指示されたアドレスに書込むテ
ストデータ書込み部と、テストモードのときは前記出力
部のデータを内部共通バスに代えて内部データラインに
出力する出力スイッチング回路と、テストモードのとき
は前記論理回路部の出力ポートへの出力に代えて内部デ
ータラインのデータを出力ポートに出力する出力セレク
タとを有する。
【０００６】好ましくは、前記テストデータ書込み部
は、ビット数の少ないデータ信号から前記メモリ部に適
したビット数のテストデータを生成するデータ生成回路
を含みまたは前記メモリ部のビット数と同一のビット数
を有するデータ信号を前記入力部を介して前記テストデ
ータとして前記メモリ部に出力する結線手段である。
は、ビット数の少ないデータ信号から前記メモリ部に適
したビット数のテストデータを生成するデータ生成回路
を含みまたは前記メモリ部のビット数と同一のビット数
を有するデータ信号を前記入力部を介して前記テストデ
ータとして前記メモリ部に出力する結線手段である。
【０００７】
【作用】テストモードに設定されると、入力ポートのア
ドレス信号およびデータ信号は、内部共通バスに出力さ
れ、アドレス信号はアドレスセレクタおよびアドレス制
御部を介してメモリ部のアドレスを指示し、データ信号
はテストデータ書込み部によりテストデータとしてメモ
リ部の指示されたアドレスに与えられる。またメモリ部
の指示されたアドレスから読出されたデータは出力部と
出力スイッチング回路および出力セレクタを経て出力ポ
ートに出力される。
ドレス信号およびデータ信号は、内部共通バスに出力さ
れ、アドレス信号はアドレスセレクタおよびアドレス制
御部を介してメモリ部のアドレスを指示し、データ信号
はテストデータ書込み部によりテストデータとしてメモ
リ部の指示されたアドレスに与えられる。またメモリ部
の指示されたアドレスから読出されたデータは出力部と
出力スイッチング回路および出力セレクタを経て出力ポ
ートに出力される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のメモリ装置の一実施例を示
すブロック図である。セレクタ１はモード信号ＭＤが論
理レベルロウ（以降、Ｌレベルと記す）のとき、アドレ
スバスのアドレス信号を出力し、モード信号ＭＤが論理
レベルハイ（以降、Ｈレベルと記す）のとき、内部共通
バス１０のアドレス信号を出力する。アドレス制御部２
はセレクタ１の出力するアドレス信号に従って、メモリ
部３の該当アドレスを指示する。指示されたメモリ部３
のアドレスには入力部４からのデータが書込まれ、ある
いは出力部５にデータが出力される。セレクタ６はモー
ド信号ＭＤがＨレベルのときバッファ７1を介し内部共
通バス１０の所定ビット位置のデータを入力部４に出力
し、モード信号ＭＤがＬレベルのときバッファ７2を介
して内部共通バス１０の所定ビット位置のデータ信号を
入力部４に出力する。出力部５はモード信号ＭＤがＨレ
ベルのときメモリ部３からのデータをトライステート８
1を介してデータラインＤＬ（本数はメモリ部３からの
データをパラレルに伝えるだけ用意されている）に出力
し、モード信号ＭＤがＬレベルのときトライステート８
2を介して内部共通バス１０に出力する。論理回路部９
はモード信号ＭＤがＬレベルのとき内部共通バス１０、
バッファ７2、セレクタ６、入力部４および出力部５、
トライステート８2を介してメモリ部３とデータの授受
を行うとともに、入力ポート１１からのデータをバッフ
ァ１４1、トライステート１５2を介して取込み、セレク
タ１６、バッファ１４2を介して出力ポート１２からデ
ータを出力する。セレクタ１６はモード信号ＭＤがＨレ
ベルのときデータラインＤＬのデータ出力し、モード信
号ＭＤがＬレベルのとき論理回路部９の出力を出力す
る。
て説明する。図１は本発明のメモリ装置の一実施例を示
すブロック図である。セレクタ１はモード信号ＭＤが論
理レベルロウ（以降、Ｌレベルと記す）のとき、アドレ
スバスのアドレス信号を出力し、モード信号ＭＤが論理
レベルハイ（以降、Ｈレベルと記す）のとき、内部共通
バス１０のアドレス信号を出力する。アドレス制御部２
はセレクタ１の出力するアドレス信号に従って、メモリ
部３の該当アドレスを指示する。指示されたメモリ部３
のアドレスには入力部４からのデータが書込まれ、ある
いは出力部５にデータが出力される。セレクタ６はモー
ド信号ＭＤがＨレベルのときバッファ７1を介し内部共
通バス１０の所定ビット位置のデータを入力部４に出力
し、モード信号ＭＤがＬレベルのときバッファ７2を介
して内部共通バス１０の所定ビット位置のデータ信号を
入力部４に出力する。出力部５はモード信号ＭＤがＨレ
ベルのときメモリ部３からのデータをトライステート８
1を介してデータラインＤＬ（本数はメモリ部３からの
データをパラレルに伝えるだけ用意されている）に出力
し、モード信号ＭＤがＬレベルのときトライステート８
2を介して内部共通バス１０に出力する。論理回路部９
はモード信号ＭＤがＬレベルのとき内部共通バス１０、
バッファ７2、セレクタ６、入力部４および出力部５、
トライステート８2を介してメモリ部３とデータの授受
を行うとともに、入力ポート１１からのデータをバッフ
ァ１４1、トライステート１５2を介して取込み、セレク
タ１６、バッファ１４2を介して出力ポート１２からデ
ータを出力する。セレクタ１６はモード信号ＭＤがＨレ
ベルのときデータラインＤＬのデータ出力し、モード信
号ＭＤがＬレベルのとき論理回路部９の出力を出力す
る。
【０００９】したがってメモリテスタ３０の出力端は入
力ポート１１に、入力端は出力ポート１２に、セレクト
信号端は信号端子１３に接続される。
力ポート１１に、入力端は出力ポート１２に、セレクト
信号端は信号端子１３に接続される。
【００１０】次に本発明の第２の実施例について図２を
参照して説明する。図２の実施例は、内部共通バス１０
からのデータ信号のビット数がメモリ部３の各アドレス
の書込みに必要なビット数より少い場合に対応したもの
である。
参照して説明する。図２の実施例は、内部共通バス１０
からのデータ信号のビット数がメモリ部３の各アドレス
の書込みに必要なビット数より少い場合に対応したもの
である。
【００１１】図１の実施例と異なる点について以下に述
べる。
べる。
【００１２】入力部２４はテストデータ生成部２４1と
生成制御部２４2とからなっている。生成制御部２４2は
モード信号ＭＤがＨレベルであると、テストデータ生成
部２４1がバッファ７を介して内部共通バス１０から入
力したデータ信号をメモリ部３のビット数に合致したテ
ストデータに変換させるように、テストデータ生成部２
４1を制御する。モード信号ＭＤがＬレベルのときは、
内部共通バス１０から入力したデータ信号をそのままメ
モリ部３に出力する。
生成制御部２４2とからなっている。生成制御部２４2は
モード信号ＭＤがＨレベルであると、テストデータ生成
部２４1がバッファ７を介して内部共通バス１０から入
力したデータ信号をメモリ部３のビット数に合致したテ
ストデータに変換させるように、テストデータ生成部２
４1を制御する。モード信号ＭＤがＬレベルのときは、
内部共通バス１０から入力したデータ信号をそのままメ
モリ部３に出力する。
【００１３】
【発明の効果】以上説明したように本発明は、テストモ
ード時において、メモリ部に入力ポートおよび内部共通
バスを介してアドレス信号およびデータ信号を与え、メ
モリ部からの出力を出力ポートを介して読出すことによ
り、外部端子の増加やテスト専用のバスを必要とせずメ
モリテストを容易に行うことができる効果がある。
ード時において、メモリ部に入力ポートおよび内部共通
バスを介してアドレス信号およびデータ信号を与え、メ
モリ部からの出力を出力ポートを介して読出すことによ
り、外部端子の増加やテスト専用のバスを必要とせずメ
モリテストを容易に行うことができる効果がある。
【図１】本発明のメモリ装置の第１の実施例を示すブロ
ック図である。
ック図である。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
１，６，１６ セレクタ ２ アドレス制御部 ３ メモリ部 ４，２４ 入力部 ５ 出力部 ７，７1，７2，１４1，１４2 バッファ ８1，８2，１５1，１５2 トライステート ９ 論理回路部 １０ 内部共通バス １１ 入力ポート １２ 出力ポート １３ 信号端子 ３０ メモリテスタ
Claims (3)
- 【請求項１】 再書込み可能なメモリ部と、内部共通バ
ス上のデータをメモリ部に出力する入力部と、メモリ部
からのデータを内部共通バスに出力する出力部と、アド
レスバスからのアドレス信号をメモリ部に出力するアド
レス制御部と、内部共通バスと入力部または出力部を介
して、メモリ部とデータの授受を行なうとともに、入力
ポートまたは出力ポートとデータの授受を行なう論理回
路部とを具備するメモリ装置において、 テストモードのときは前記入力ポートからのアドレス信
号とデータ信号とを内部共通バスに切替え出力する入力
スイッチング回路と、 テストモードのときは前記アドレスバスからのアドレス
信号に代えて内部共通バスからのアドレス信号を前記ア
ドレス制御部に切替え出力するアドレスセレクタと、 テストモードのときは前記内部共通バス上のデータ信号
を入力し、入力したデータ信号に基づくテストデータを
前記入力部を介して前記メモリ部の指示されたアドレス
に書込むテストデータ書込み部と、 テストモードのときは前記出力部のデータを内部共通バ
スに代えて内部データラインに出力する出力スイッチン
グ回路と、 テストモードのときは前記論理回路部の出力ポートへの
出力に代えて内部データラインのデータを出力ポートに
出力する出力セレクタとを有することを特徴とするメモ
リ装置。 - 【請求項２】 前記テストデータ書込み部はビット数の
少ないデータ信号から前記メモリ部に適したビット数の
テストデータを生成するデータ生成回路を含む請求項１
記載のメモリ装置。 - 【請求項３】 前記テストデータ書込み部は前記メモリ
部のビット数と同一のビット数を有するデータ信号を前
記入力部を介して前記テストデータとして前記メモリ部
に出力する結線手段である請求項１記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231889A JP3038618B2 (ja) | 1991-09-11 | 1991-09-11 | テスト用回路を内蔵したメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231889A JP3038618B2 (ja) | 1991-09-11 | 1991-09-11 | テスト用回路を内蔵したメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574196A JPH0574196A (ja) | 1993-03-26 |
| JP3038618B2 true JP3038618B2 (ja) | 2000-05-08 |
Family
ID=16930623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231889A Expired - Lifetime JP3038618B2 (ja) | 1991-09-11 | 1991-09-11 | テスト用回路を内蔵したメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038618B2 (ja) |
-
1991
- 1991-09-11 JP JP3231889A patent/JP3038618B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574196A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 11 |
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