JP3016315B2 - ３値レベルインバータのパルス幅変調方法 - Google Patents
３値レベルインバータのパルス幅変調方法Info
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- JP3016315B2 JP3016315B2 JP4298571A JP29857192A JP3016315B2 JP 3016315 B2 JP3016315 B2 JP 3016315B2 JP 4298571 A JP4298571 A JP 4298571A JP 29857192 A JP29857192 A JP 29857192A JP 3016315 B2 JP3016315 B2 JP 3016315B2
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Description
【０００１】
【産業上の利用分野】この発明は、３値レベルインバー
タのパルス幅変調方法に関するものである。
タのパルス幅変調方法に関するものである。
【０００２】
【従来の技術】図６は特開平３−２９３９７１号公報に
記載の３値レベルインバータの構成を示した回路図であ
る。１は３値レベルインバータの１相当りの単位回路、
２〜５はそれぞれ互いに直列に接続されたスイッチング
素子、６〜９はそれぞれスイッチング素子２〜５に逆並
列に接続されたダイオード、１０，１１は直流電源１４
間Ｐ−Ｎ間に直列接続されたコンデンサ、１２はスイッ
チング素子２、３の接続点とコンデンサ１０、１１の接
続点の間に図示の極性で接続されたダイオード、１３は
スイッチング素子４、５の接続点とコンデンサ１０、１
１の接続点の間に図示の極性で接続されたダイオードを
示す。図６では、スイッチング素子２〜５は、トランジ
スタの回路記号で示したが、ＧＴＯやＩＧＢＴなどスイ
ッチング可能な素子であれば何でも構わない。また、単
位回路１は３値レベルインバータの１相を示している。
単相インバータの場合は、単位回路１の回路を２並列接
続する。そして、３相インバータの場合は、単位回路１
回路を３並列接続することにより実現される。
記載の３値レベルインバータの構成を示した回路図であ
る。１は３値レベルインバータの１相当りの単位回路、
２〜５はそれぞれ互いに直列に接続されたスイッチング
素子、６〜９はそれぞれスイッチング素子２〜５に逆並
列に接続されたダイオード、１０，１１は直流電源１４
間Ｐ−Ｎ間に直列接続されたコンデンサ、１２はスイッ
チング素子２、３の接続点とコンデンサ１０、１１の接
続点の間に図示の極性で接続されたダイオード、１３は
スイッチング素子４、５の接続点とコンデンサ１０、１
１の接続点の間に図示の極性で接続されたダイオードを
示す。図６では、スイッチング素子２〜５は、トランジ
スタの回路記号で示したが、ＧＴＯやＩＧＢＴなどスイ
ッチング可能な素子であれば何でも構わない。また、単
位回路１は３値レベルインバータの１相を示している。
単相インバータの場合は、単位回路１の回路を２並列接
続する。そして、３相インバータの場合は、単位回路１
回路を３並列接続することにより実現される。
【０００３】直流電源１４のＰ−Ｎ間の電圧を２Ｅｄと
すると、コンデンサ１０、１１の充電電圧は、それぞれ
等しくＥｄである。この状態でスイッチング素子２〜５
のスイッチング状態を切り替えることにより、単位回路
１の出力点であるスイッチング素子３、４間の接続点の
電位を変化させることができる。コンデンサ１０、１１
の接続点Ｏ、スイッチング素子３、４の接続点をＵと表
すと、スイッチング素子２〜５のスイッチング状態に応
じて点Ｕ−Ｏ間の電圧ＶUOは、表１に示すように変化す
る。
すると、コンデンサ１０、１１の充電電圧は、それぞれ
等しくＥｄである。この状態でスイッチング素子２〜５
のスイッチング状態を切り替えることにより、単位回路
１の出力点であるスイッチング素子３、４間の接続点の
電位を変化させることができる。コンデンサ１０、１１
の接続点Ｏ、スイッチング素子３、４の接続点をＵと表
すと、スイッチング素子２〜５のスイッチング状態に応
じて点Ｕ−Ｏ間の電圧ＶUOは、表１に示すように変化す
る。
【０００４】
【表１】
【０００５】このように３値レベルインバータの単位回
路１では、スイッチング状態に応じて３種類の電圧を出
力できる。この３値レベルインバータのスイッチング状
態を制御して所望の出力電圧ＶUOを得るパルス幅変調制
御方式については、様々な方式が提案されているのでこ
こでは、詳細な説明は省略する。例えば、図７に示すゲ
ートシーケンスについて説明する。図７中の２１は、３
値レベルインバータの単位回路１に示す第１の素子（ス
イッチング素子２）及び第３の素子（スイッチング素子
４）のパルス幅変調信号（ＰＷＭ信号１）で、高位のレ
ベルが第１の素子２の点弧指令で低位のレベルが第３の
素子４の点弧指令を示す。同様に２２は、第２の素子
（スイッチング素子３）及び第４の素子（スイッチング
素子５）のパルス幅変調信号（ＰＷＭ信号２）を示す。
このとき実際にスイッチング素子をＯＮ・ＯＦＦさせる
ためには、各々の素子及び素子間での制約事項がある。
それらを加味した各素子のＯＮ期間を３１〜３４に示
す。この中で、３５は第３の素子４のＯＦＦ後、第１の
素子２のＯＮを禁止する短絡禁止時間、３６は第１の素
子２のＯＮ後、第１の素子２のＯＦＦを禁止する最小点
弧時間、３７は短絡禁止時間３５の逆の短絡禁止時間、
３８は第２の素子３と第４の素子５の短絡禁止時間を示
す。さらに、このときの各素子の両端電圧（トランジス
タであればＣ−Ｅ間電圧）を４１〜４４に示す。これに
よれば、第２の素子３の両端電圧が第３の素子４が再Ｏ
Ｎしたときに直流電源電圧の１／２をこえる。
路１では、スイッチング状態に応じて３種類の電圧を出
力できる。この３値レベルインバータのスイッチング状
態を制御して所望の出力電圧ＶUOを得るパルス幅変調制
御方式については、様々な方式が提案されているのでこ
こでは、詳細な説明は省略する。例えば、図７に示すゲ
ートシーケンスについて説明する。図７中の２１は、３
値レベルインバータの単位回路１に示す第１の素子（ス
イッチング素子２）及び第３の素子（スイッチング素子
４）のパルス幅変調信号（ＰＷＭ信号１）で、高位のレ
ベルが第１の素子２の点弧指令で低位のレベルが第３の
素子４の点弧指令を示す。同様に２２は、第２の素子
（スイッチング素子３）及び第４の素子（スイッチング
素子５）のパルス幅変調信号（ＰＷＭ信号２）を示す。
このとき実際にスイッチング素子をＯＮ・ＯＦＦさせる
ためには、各々の素子及び素子間での制約事項がある。
それらを加味した各素子のＯＮ期間を３１〜３４に示
す。この中で、３５は第３の素子４のＯＦＦ後、第１の
素子２のＯＮを禁止する短絡禁止時間、３６は第１の素
子２のＯＮ後、第１の素子２のＯＦＦを禁止する最小点
弧時間、３７は短絡禁止時間３５の逆の短絡禁止時間、
３８は第２の素子３と第４の素子５の短絡禁止時間を示
す。さらに、このときの各素子の両端電圧（トランジス
タであればＣ−Ｅ間電圧）を４１〜４４に示す。これに
よれば、第２の素子３の両端電圧が第３の素子４が再Ｏ
Ｎしたときに直流電源電圧の１／２をこえる。
【０００６】同様に図８に、時刻ｔ０に何等かの条件
（例えば保護回路動作）によりゲートストップが発生し
たとき、第１の素子の最小点弧時間であるとき、第２の
素子が第１の素子より先にＯＦＦする。このとき、負荷
電流を第１及び第２の素子を流れている場合、第２の素
子のみで電流をターンオフするため、第２の素子には、
直流電源電圧が印加され、前項と同様高い耐電圧の素子
が必要になる。図９にゲートスタート時に同様に第３の
素子に直流母線電圧の１／２より高い電圧が印加される
ことがわかる。図１０にもインバータ動作中に図中に示
す２３１，２３２の変調信号が入力された場合、第１の
素子および第２の素子に同様に高電圧が印加される。
（例えば保護回路動作）によりゲートストップが発生し
たとき、第１の素子の最小点弧時間であるとき、第２の
素子が第１の素子より先にＯＦＦする。このとき、負荷
電流を第１及び第２の素子を流れている場合、第２の素
子のみで電流をターンオフするため、第２の素子には、
直流電源電圧が印加され、前項と同様高い耐電圧の素子
が必要になる。図９にゲートスタート時に同様に第３の
素子に直流母線電圧の１／２より高い電圧が印加される
ことがわかる。図１０にもインバータ動作中に図中に示
す２３１，２３２の変調信号が入力された場合、第１の
素子および第２の素子に同様に高電圧が印加される。
【０００７】
【発明が解決しようとする課題】３値レベルインバータ
は、その出力電圧が３値レベルを示すことがきるが、さ
らにその制御に使用するスイッチング素子に印加される
電圧を直流電源電圧の１／２に抑えることができ、スイ
ッチング素子の耐電圧特性の低い素子を使用することが
可能である。しかしながら、そのスイッチング制御方法
によっては、特定の素子に直流電圧の１／２以上の電圧
が、印加される場合があるという問題点があった。
は、その出力電圧が３値レベルを示すことがきるが、さ
らにその制御に使用するスイッチング素子に印加される
電圧を直流電源電圧の１／２に抑えることができ、スイ
ッチング素子の耐電圧特性の低い素子を使用することが
可能である。しかしながら、そのスイッチング制御方法
によっては、特定の素子に直流電圧の１／２以上の電圧
が、印加される場合があるという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、各スイッチング素子に直流母線
電圧の１／２より高い電圧を印加することなく、このた
め素子の耐電圧特性を低く抑えることができる３値レベ
ルインバータのパルス幅変調方法を提供する。
ためになされたもので、各スイッチング素子に直流母線
電圧の１／２より高い電圧を印加することなく、このた
め素子の耐電圧特性を低く抑えることができる３値レベ
ルインバータのパルス幅変調方法を提供する。
【０００９】
【課題を解決するための手段】この発明に係る３値レベ
ルインバータのパルス幅変調方法は、３値レベルインバ
ータに使用するスイッチング素子に過電圧が印加される
ゲートシーケンスを変調信号または点弧指令等から予め
検出し、点弧信号を組替えたり、インバータを停止させ
るものである。また、過電圧を印加しないように変調信
号を制御した場合にも、スイッチング素子の禁止時間等
の制約により、点弧指令が素子に過電圧を印加するゲー
トシーケンスになるのを防止するため変調信号のパルス
幅を所定時間より短い信号を出力しないようにしたもの
である。
ルインバータのパルス幅変調方法は、３値レベルインバ
ータに使用するスイッチング素子に過電圧が印加される
ゲートシーケンスを変調信号または点弧指令等から予め
検出し、点弧信号を組替えたり、インバータを停止させ
るものである。また、過電圧を印加しないように変調信
号を制御した場合にも、スイッチング素子の禁止時間等
の制約により、点弧指令が素子に過電圧を印加するゲー
トシーケンスになるのを防止するため変調信号のパルス
幅を所定時間より短い信号を出力しないようにしたもの
である。
【００１０】
【作用】この発明における３値レベルインバータのパル
ス幅変調方法は、直流電源電圧の１／２以上の電圧が素
子に印加しないようなゲートシーケンスにするととも
に、万一、印加されるゲートシーケンスが発生した場合
にも、印加される前にインバータ停止等の処置を行うも
のである。
ス幅変調方法は、直流電源電圧の１／２以上の電圧が素
子に印加しないようなゲートシーケンスにするととも
に、万一、印加されるゲートシーケンスが発生した場合
にも、印加される前にインバータ停止等の処置を行うも
のである。
【００１１】
実施例１．以下、この発明の実施例を図について説明す
る。なお、実施例に対する回路の構成は、図６に示す従
来のものと同様である。図１において、２１５は従来例
図７の２１に相当する変調信号１（本図では破線で示し
ている）を本発明により読み替えた信号である。２２，
３５，３６，３７及び３８は、図７と同様である。３１
５，３２５，３３５及び３４５は、本発明による各スイ
ッチング素子２〜５のＯＮ（点弧）期間を示す。４１
５，４２５，４３５及び４４５は、上記点弧状態により
各スイッチング素子２〜５の両端に印加される電圧波形
を示す。
る。なお、実施例に対する回路の構成は、図６に示す従
来のものと同様である。図１において、２１５は従来例
図７の２１に相当する変調信号１（本図では破線で示し
ている）を本発明により読み替えた信号である。２２，
３５，３６，３７及び３８は、図７と同様である。３１
５，３２５，３３５及び３４５は、本発明による各スイ
ッチング素子２〜５のＯＮ（点弧）期間を示す。４１
５，４２５，４３５及び４４５は、上記点弧状態により
各スイッチング素子２〜５の両端に印加される電圧波形
を示す。
【００１２】図１は変調信号１の期間を時間ｔ１とした
場合を示したものである。なお、時間ｔ１は第１の素子
２および第３の素子４間の短絡禁止時間３５と、第１の
素子２の最小点弧時間３６との和である。この場合、図
１の３１５〜３４５に示すように各素子２〜５は、第１
の素子２および第２の素子３がＯＦＦしてから、時間ｔ
２の間において全てＯＦＦである。そして、まず第３の
素子４がＯＮすると、第１の素子２および第２の素子３
に印加される電圧は、図１の４１５、４２５に示すよう
に直流電源１４の電圧の１／２である充電電圧Ｅｄの１
／２に抑制される。次に第４の素子５もＯＮすると、第
１の素子２および第２の素子３に印加される電圧は、直
流電源１４の電圧の１／２である充電電圧Ｅｄに抑制さ
れる。また、各素子２〜５が全てＯＦＦしてから、まず
第２の素子３がＯＮし、次に第１の素子２がＯＮした場
合、第３の素子４および第４の素子５に印加される電圧
ついても同様に充電電圧Ｅｄ以下に抑制される。
場合を示したものである。なお、時間ｔ１は第１の素子
２および第３の素子４間の短絡禁止時間３５と、第１の
素子２の最小点弧時間３６との和である。この場合、図
１の３１５〜３４５に示すように各素子２〜５は、第１
の素子２および第２の素子３がＯＦＦしてから、時間ｔ
２の間において全てＯＦＦである。そして、まず第３の
素子４がＯＮすると、第１の素子２および第２の素子３
に印加される電圧は、図１の４１５、４２５に示すよう
に直流電源１４の電圧の１／２である充電電圧Ｅｄの１
／２に抑制される。次に第４の素子５もＯＮすると、第
１の素子２および第２の素子３に印加される電圧は、直
流電源１４の電圧の１／２である充電電圧Ｅｄに抑制さ
れる。また、各素子２〜５が全てＯＦＦしてから、まず
第２の素子３がＯＮし、次に第１の素子２がＯＮした場
合、第３の素子４および第４の素子５に印加される電圧
ついても同様に充電電圧Ｅｄ以下に抑制される。
【００１３】実施例２．なお、上記実施例では、変調信
号の最小時間を時間ｔ１に制限したが、時間ｔ１よりも
短い時間の変調信号が発生した場合に、その信号を無視
する等の方法によっても同様の効果が得られることは言
うまでもない。
号の最小時間を時間ｔ１に制限したが、時間ｔ１よりも
短い時間の変調信号が発生した場合に、その信号を無視
する等の方法によっても同様の効果が得られることは言
うまでもない。
【００１４】実施例３．図２に他の実施例を示す。２０
１はゲートスタート指令で、高位のレベルはインバータ
起動状態を指令しており各スイッチング素子の動作指令
にあたる。３１１は第１の素子のＯＮ期間を示し、ゲー
トスタート信号が、低位のレベル即ちゲート停止すべき
ところが、この素子の最小点弧期間の制約により、停止
が遅れていることを示している。このとき、第２の素子
が第１の素子より先にＯＦＦすると従来例図７に示すと
おりとなるが、本発明では、第１の素子が少なくともＯ
ＦＦする時刻より後に第２の素子をＯＦＦすることによ
り、第２の素子に印加する電圧を抑制している。３１６
の場合は、第１の素子と第２の素子が同時にＯＦＦする
ことにより、直流電源電圧を２個の素子で分担した場合
で、素子のターンオフ特性にも依存するが、少なくとも
全電圧を１素子で負担することがない。
１はゲートスタート指令で、高位のレベルはインバータ
起動状態を指令しており各スイッチング素子の動作指令
にあたる。３１１は第１の素子のＯＮ期間を示し、ゲー
トスタート信号が、低位のレベル即ちゲート停止すべき
ところが、この素子の最小点弧期間の制約により、停止
が遅れていることを示している。このとき、第２の素子
が第１の素子より先にＯＦＦすると従来例図７に示すと
おりとなるが、本発明では、第１の素子が少なくともＯ
ＦＦする時刻より後に第２の素子をＯＦＦすることによ
り、第２の素子に印加する電圧を抑制している。３１６
の場合は、第１の素子と第２の素子が同時にＯＦＦする
ことにより、直流電源電圧を２個の素子で分担した場合
で、素子のターンオフ特性にも依存するが、少なくとも
全電圧を１素子で負担することがない。
【００１５】実施例４．また、図２中の３２６によれ
ば、第１の素子２をＯＦＦした後、第２の素子３をＯＦ
Ｆさせるため、第１の素子２及び第２の素子３にも直流
電源電圧の１／２の電圧しか印加されない。本実施例で
は、第１の素子２と第２の素子３について述べたが、第
１の素子２を第４の素子５に、第２の素子３を第３の素
子４に読み替えた場合も同種の効果を得ることは、言う
までもない。
ば、第１の素子２をＯＦＦした後、第２の素子３をＯＦ
Ｆさせるため、第１の素子２及び第２の素子３にも直流
電源電圧の１／２の電圧しか印加されない。本実施例で
は、第１の素子２と第２の素子３について述べたが、第
１の素子２を第４の素子５に、第２の素子３を第３の素
子４に読み替えた場合も同種の効果を得ることは、言う
までもない。
【００１６】実施例５．図３に他の実施例を示す。本実
施例は、全素子２〜５がＯＦＦの状態から、スイッチン
グ開始したときの例を示している。この場合、中間の第
２の素子３と第１の素子２を最初に点弧しており、これ
によれば、各スイッチング素子２〜５には、上述の例と
同様、直流電源電圧の１／２の電圧までしか印加されな
い。
施例は、全素子２〜５がＯＦＦの状態から、スイッチン
グ開始したときの例を示している。この場合、中間の第
２の素子３と第１の素子２を最初に点弧しており、これ
によれば、各スイッチング素子２〜５には、上述の例と
同様、直流電源電圧の１／２の電圧までしか印加されな
い。
【００１７】実施例６．また、実施例５では、第２の素
子３を最初に点弧する例を述べたが、第２の素子３また
は、第３の素子４のどちらか一方を点弧すればよい。ま
た、本実施例は、全素子２〜５がＯＦＦ後の例とした
が、インバータ起動時のように、動作し始めるときで
も、何等かの条件で全素子ＯＦＦ状態が発生した後のス
イッチング動作でも構わない。
子３を最初に点弧する例を述べたが、第２の素子３また
は、第３の素子４のどちらか一方を点弧すればよい。ま
た、本実施例は、全素子２〜５がＯＦＦ後の例とした
が、インバータ起動時のように、動作し始めるときで
も、何等かの条件で全素子ＯＦＦ状態が発生した後のス
イッチング動作でも構わない。
【００１８】実施例７．図４に他の実施例を示す。２１
８，２２８は、１相分の変調信号で、２１８が高位のレ
ベル、２２８が低位のレベルとなった場合、このまま、
ゲート指令を各４素子に分配すると、直流電源電圧の１
／２以上の電圧印加されるため本実施例では、インバー
タを停止し、各スイッチング素子を消弧させる例であ
る。また、同上の状態となった場合に、例えばインバー
タを電源から切り離したり、またはインバータの電源を
充電されている図１０中の１０，１１のフィルタコンデ
ンサをサイリスタ等のスイッチにより、抵抗等の負荷に
より放電させる等の例もある。
８，２２８は、１相分の変調信号で、２１８が高位のレ
ベル、２２８が低位のレベルとなった場合、このまま、
ゲート指令を各４素子に分配すると、直流電源電圧の１
／２以上の電圧印加されるため本実施例では、インバー
タを停止し、各スイッチング素子を消弧させる例であ
る。また、同上の状態となった場合に、例えばインバー
タを電源から切り離したり、またはインバータの電源を
充電されている図１０中の１０，１１のフィルタコンデ
ンサをサイリスタ等のスイッチにより、抵抗等の負荷に
より放電させる等の例もある。
【００１９】実施例８．図５に他の実施例を示す。図中
２１９，２２９は、図４の例では、インバータを停止さ
せたが、本実施例では、変調信号を２５，２６のように
読み替えることにより、変調信号１が高位、変調信号２
が低位になることを回避した例である。
２１９，２２９は、図４の例では、インバータを停止さ
せたが、本実施例では、変調信号を２５，２６のように
読み替えることにより、変調信号１が高位、変調信号２
が低位になることを回避した例である。
【００２０】
【発明の効果】以上のように、この発明による３値イン
バータのパルス幅変調方法によれば、スイッチング素子
に過大な電圧が印加されるゲートシーケンスを取り除く
ことができ、素子の耐電圧特性を直流電源電圧の１／２
にすることができる。
バータのパルス幅変調方法によれば、スイッチング素子
に過大な電圧が印加されるゲートシーケンスを取り除く
ことができ、素子の耐電圧特性を直流電源電圧の１／２
にすることができる。
【図１】この発明の一実施例による変調信号のパルス幅
の最小制限を示した説明図である。
の最小制限を示した説明図である。
【図２】この発明の一実施例によるゲートストップ時の
ゲートシーケンスを示す説明図である。
ゲートシーケンスを示す説明図である。
【図３】この発明の一実施例によるゲートスタート時の
ゲートシーケンスを示す説明図である。
ゲートシーケンスを示す説明図である。
【図４】この発明の一実施例による変調信号異常時のゲ
ートシーケンスを示す説明図である。
ートシーケンスを示す説明図である。
【図５】この発明の一実施例による変調信号異常時の変
調信号変換を示す説明図である。
調信号変換を示す説明図である。
【図６】一般的な３値レベルインバータの回路を示す構
成図である。
成図である。
【図７】従来の３値レベルインバータのゲートシーケン
スを示す説明図である。
スを示す説明図である。
【図８】従来の３値レベルインバータのゲートストップ
時の信号を示す説明図である。
時の信号を示す説明図である。
【図９】従来の３値レベルインバータのゲートスタート
時の信号を示す説明図である。
時の信号を示す説明図である。
【図１０】従来の３値レベルインバータの異常時におけ
るゲートシーケンスを示す説明図である。
るゲートシーケンスを示す説明図である。
２，３，４，５ スイッチング素子 ６，７，８，９ 第１のダイオード １０，１１ コンデンサ １２，１３ 第２のダイオード １４ 直流電源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/42 - 7/98
Claims (6)
- 【請求項１】 直流電源に直列接続された４個のスイッ
チング素子と、このスイッチング素子にそれぞれ逆並列
接続された第１のダイオードと、上記直流電源に直列接
続された２個のコンデンサと、上記スイッチング素子の
うち直流高圧側の２素子の接続点と上記両コンデンサの
接続点間に接続された第２のダイオードと、上記スイッ
チング素子のうち直流低圧側の２素子の接続点と上記両
コンデンサの接続点間に接続された第３のダイオードと
からなる３値レベルインバータのスイッチング状態を制
御し、上記各スイッチング素子の最小点弧時間、直流高
圧側から数えて第１の素子消弧後第３の素子の点弧を禁
止する短絡禁止時間、同様にその逆の短絡禁止時間およ
び第２の素子と第４の素子間の短絡禁止時間を有するパ
ルス幅変調制御方法において、上記各スイッチング素子
を指令する変調信号は最小点弧時間と短絡禁止時間との
和より短かいものを禁止することを特徴とする３値レベ
ルインバータのパルス幅変調方法。 - 【請求項２】 請求項１において、直流高圧側の第１お
よび第２の素子が点弧中にインバータ停止して、全素子
を消弧状態に移行するとき、直流高圧側の第１の素子を
消弧させた後、第２の素子を消弧させ、また、直流低圧
側の第３および第４の素子点弧中に同様にインバータ停
止状態に移行するとき、直流低圧側の第４の素子を消弧
させた後、第３の素子を消弧させることを特徴とする３
値レベルインバータのパルス幅変調方法。 - 【請求項３】 請求項１において、消弧状態に移行する
とき、直流高圧側の第１の素子および第２の素子が点弧
状態で、かつ直流低圧側の第３の素子および第４の素子
が消弧状態の場合には、第１の素子および第２の素子を
同時に消弧させ、直流低圧側の第３の素子および第４の
素子が点弧状態で、かつ直流高圧側の第１の素子および
第２の素子が消弧状態の場合には、第３の素子および第
４の素子を同時に消弧させることを特徴とする３値レベ
ルインバータのパルス幅変調方法。 - 【請求項４】 請求項１において、インバータ起動させ
るとき、即ち全スイッチング素子消弧状態から順次点弧
させるとき、まず最初に直流高圧側の第２の素子と直流
低圧側の第３の素子の少なくともどちらか一方を点弧さ
せることでインバータ起動させることを特徴とする３値
レベルインバータのパルス幅変調方法。 - 【請求項５】 請求項１において、第１の素子と第４の
素子を点弧させる変調信号が発生したとき、インバータ
を停止させることを特徴とする３値レベルインバータの
パルス幅変調方法。 - 【請求項６】 請求項１において、第１の素子と第４の
素子を点弧させる変調信号が発生したとき、変調信号を
他の信号に読み替えることを特徴とする３値レベルイン
バータのパルス幅変調方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298571A JP3016315B2 (ja) | 1992-11-09 | 1992-11-09 | ３値レベルインバータのパルス幅変調方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298571A JP3016315B2 (ja) | 1992-11-09 | 1992-11-09 | ３値レベルインバータのパルス幅変調方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06153517A JPH06153517A (ja) | 1994-05-31 |
| JP3016315B2 true JP3016315B2 (ja) | 2000-03-06 |
Family
ID=17861472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4298571A Expired - Lifetime JP3016315B2 (ja) | 1992-11-09 | 1992-11-09 | ３値レベルインバータのパルス幅変調方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016315B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009052488A1 (de) * | 2009-11-09 | 2011-05-12 | Andreas Stihl Ag & Co. Kg | Zündmodul mit einer Busleitung |
| JP6111726B2 (ja) * | 2013-02-19 | 2017-04-12 | 富士電機株式会社 | マルチレベル電力変換回路の制御方式 |
-
1992
- 1992-11-09 JP JP4298571A patent/JP3016315B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06153517A (ja) | 1994-05-31 |
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