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JP3006510B2 - 半導体メモリ - Google Patents

半導体メモリ

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JP3006510B2
JP3006510B2 JP8282308A JP28230896A JP3006510B2 JP 3006510 B2 JP3006510 B2 JP 3006510B2 JP 8282308 A JP8282308 A JP 8282308A JP 28230896 A JP28230896 A JP 28230896A JP 3006510 B2 JP3006510 B2 JP 3006510B2
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superlattice
polarity
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隆一 及川
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NEC Corp
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に多論理値メモリセルを有するダイナミックラン
ダムアクセスメモリ（以下ＤＲＡＭ）方式の半導体メモ
リに関する。
【０００２】
【従来の技術】ＤＲＡＭのビット集積度を上げるため
に、従来から１個のメモリセルに２ N 個の電荷状態を記
憶させ、１セル当たりＮビットの情報を記憶させる多論
理値方式が提案されてきた。このようなＤＲＡＭではい
ずれも、２N −１個のレファレンス電位とメモリセルか
ら読み出した電位とをセンスアンプによって比較・検知
することによって、２N 個の電荷状態を電圧信号として
読み出す方式を取っている。例えば、Ｎ＝２の場合レフ
ァレンス電位と読み出される電圧信号の関係は図５のよ
うになる。４つの論理値を読み出すためにＶＣＣと０Ｖ
の間に破線で示した３つのレファレンス電位が必要であ
る。
【０００３】特開昭６３−１４９９００号公報記載の従
来のこの種の半導体メモリのＮ＝２の場合の読出回路を
回路図で示す図６を参照すると、この従来の半導体メモ
リは、相補１組のビット線ＢＬ，ＢＬＢをおおむね３等
分し相補３対の分割ビット線ＢＬｌ，ＢＬ２，ＢＬ３お
よぴＢＬｌＢ，ＢＬ２Ｂ，ＢＬ３Ｂに分割する。各分割
ビット線対ＢＬｌ，ＢＬｌＢ、ＢＬ２，ＢＬ２Ｂ、及び
ＢＬ３，ＢＬ３Ｂ（以下ＢＬｉ，ＢＬｉＢ：ｉ＝ｌ，
２，３）の問をトランスファスイッチＳＷＴで接続し、
各ビット線対ＢＬｉ，ＢＬｉＢにセンスアンプＳＡｉ
と、ワード線ＷＬｉと、レファレンス電位を生成する相
補のダミーワード線ＤＷＬｉ，ＤＷＬｉＢとを備える。
【０００４】次に、図６及び図５を参照して、従来の半
導体メモリの動作について説明すると、まず、プリチャ
ージ状態ではワード線ＷＬｉ，ダミーワード線ＤＷＬ
ｉ，ＤＷＬｉＢは０レベルであり、トランスファスイッ
チＳＷＴは導通状態にあり各分割ビット線対は１／２Ｖ
ＣＣにプリチャージされている。次に選択されたワード
線ＷＬｉが１レベルとなり、これに接続しているセルが
読み出される。このときトランスファスイッチＳＷＴが
導通状態にあるので、どのセルが読み出されても、各分
割ビット線ＢＬｉ，ＢＬｉＢの全てに読出信号が伝わ
る。
【０００５】次に、各トランスファスイッチＳＷＴをオ
フさせ、ダミーワード線ＤＷＬｉまたはＤＷＬｉＢのど
ちらかを選択し、読出信号の出力していない側の分割ビ
ット線に図５に示したようなレファレンス電位を与え
る。例えば、分割ビット線ＢＬ１には１／６ＶＣＣ，Ｂ
Ｌ２には１／２ＶＣＣ，ＢＬ３には５／６ＶＣＣのレフ
ァレンス電位を与える。各センスアンプＳＡｉを活性化
すると、各分割ビット線ＢＬｉ，ＢＬｉＢにそれぞれの
レファレンス電位より高いか低いかによって、１レベル
または０レベルが現われる。この現われた論理値を表１
の論理値表にしたがって２ビットにエンコードするよう
な回路に入力して、所望の２ビットの論理値を得ること
ができる。
【０００６】
【表１】
【０００７】上述のように、従来の多論理値方式のＤＲ
ＡＭにおいては、データの読出は読出電位とレファレン
ス電位との比較・検知方式が基本になっている。したが
って、１セルあたりＮビットを記憶させるには０Ｖと電
源電圧ＶＣＣとは別に、２N−２個の書き込み電位と２
N −１個のレファレンス電位が必要となる。各電位間の
差はこのとき、ＶＣＣ／｛２（２N −１）｝となる。上
述の例のようにＮ＝２のとき上記電位間差は（１／６）
ＶＣＣとなる。このように、差の小さな数多くの電位を
ＤＲＡＭチップ内部で正確に発生させる必要がある。
【０００８】また、回路方式が複雑であるため、チップ
面積を縮小させることが困難である。例えば、上述の例
では一度、一対のビット線に読出た後で、各センスアン
プ毎にビット線対を分割し、それぞれの分割ビット線毎
にセンス動作を行い、各分割センスアンプの結果をエン
コーダに入力して所望の結果を得るという動作を行う。
【０００９】また、読出論理値数が異なった場合には回
路パターンの流用が困難である。例えば、ビット線の分
割数、レファレンス電位の値と数、センスアンプの結果
をまとめる工ンコード回路ともに全て変更しなければな
らない。したがって、記憶論理値数が異なる毎に異なる
構成の読出回路を初めから設計し直さなければならい。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、データの読出が読出電位とレファレンス電位
との比較・検知方式が基本になっているので、多論理値
の場合、各々複数の書き込み電位とレファレンス電位の
各電位間差が小さくなり、この差の小さな多数の電位を
ＤＲＡＭチップ内部で正確に発生させる必要があるの
で、設計・製造が困難であるという欠点があった。
【００１１】また、回路方式が複雑であるため、チップ
面積の縮小阻害要因となるという欠点があった。
【００１２】さらに、読出論理値数が異なった場合には
ビット線の分割数やレファレンス電圧の値と数やセンス
アンプ周辺回路等を全て変更する必要があるため回路パ
ターンの流用が困難であるという欠点があった。
【００１３】本発明の目的は、レファレンス電位およぴ
センスアンプが不要で、読出論理値数によらずに同一動
作で済む読出回路を備えることにより上記欠点を解決
し、設計・製造が容易で、チップ面積を縮小可能とし、
回路パターンの流用が容易な多論理値読出回路を有する
半導体メモリを提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体メモリ
は、セルプレートとの間に第１の容量を有するメモリセ
ルの各々に複数の論理値に対応する複数の電荷状態を記
憶する複数の多論理値メモリセルを行列に配列して成る
メモリセルアレイと、行方向のメモリセルを選択するワ
ード線と、第２の容量を有し列方向のメモリセルを選択
し出力であるビット線信号の電位が前記複数の電荷状態
の各々と前記第１，第２の容量の比で決まるビット線
と、選択した前記メモリセルのデータを読み出す読出回
路を有するダイナミックランダムアクセスメモリである
半導体メモリにおいて、前記読出回路が、前記ビット線
信号の電位に制御される伝導体の非読み出し時の下端電
位から連続帯までの間に少なくとも２つ以上のサブバン
ド準位を有し、読出時に前記ビット線信号の供給を受け
このビット線信号の電位対応の前記下端電位が前記サブ
バンド準位の各々を超える毎に共鳴トンネル効果により
パルス状の電流信号であるパルス信号を出力する半導体
超格子と、前記パルス信号を増幅し増幅信号を出力する
アンプと、前記増幅信号を計数し読出論理値を出力する
カウンタとを備えて構成されている。
【００１５】
【発明の実施の形態】次に、本発明の第１の実施の形態
の多論理値ＤＲＡＭである半導体メモリの読出回路を回
路図で示す図１（Ａ）を参照すると、この図に示す本実
施の形態の半導体メモリは、セルプレートＣＰとの間に
容量ＣＳを有するメモリセルＭＣと、容量ＣＢを有する
ビット線ＢＬと、ビット線ＢＬの出力電圧ＶＢＬの電圧
フィルタとして用い非読出状態のときの伝導体の下端電
位Ｅｃから電位Ｅｂを有する連続帯までの間に少なくと
も２つ以上のサブバンド準位を有しパルス状のパルス信
号ＶＦを出力する半導体超格子（又は多重量子井戸）１
と、半導体超格子１の出力のパルス信号ＶＦを増幅し増
幅信号ＶＰを出力するアンプ４と、増幅信号ＶＰを計数
し読出論理値Ｑを出力するカウンタ５と、半導体超格子
１とアンプ４とを接続する配線６とを備える。（根拠０
０１６）
【００１６】半導体超格子１の機能を模式的に示す図１
（Ｂ）を参照すると、ここでは説明の便宜上、この半導
体超格子１は伝導帯側の準位のみ示し、これら電位は伝
導帯下端電位Ｅｃと、サブバンド準位Ｅ１〜Ｅ４と、連
続体２の電位Ｅｂとを含む。
【００１７】次に、図１（Ａ），（Ｂ）を参照して本実
施の形態の動作について説明すると、まず、図示の半導
体超格子１の左端すなわちビット線ＢＬに接続される側
はｐ／ｎ接合等により、伝導帯下端電位Ｅｃの電位が最
下位のサブバンド準位Ｅ１よりも低くなるようにしてお
く。この状態でワード線ＷＬをオンにしてメモリセルＭ
Ｃの容量ＣＳの電荷をビット線ＢＬの容量ＣＢに読み出
すと、ある時定数をもって、半導体超格子１の左端の伝
導帯下端電位Ｅｃが破線のように連続体２の電位Ｅｂに
向かって上昇するように変化する。この電位変化の過程
において、伝導帯下端電位Ｅｃは何度かサブバンド準位
Ｅ１〜Ｅ４を横切ることになり、このとき、共鳴トンネ
ル効果により、配線６を経由してアンプ４ヘとパルス状
の電流であるパルス信号ＶＦが流れる。ビット線ＢＬの
電位変化量△ＶＢＬ、換言すると、伝導帯下端電位の変
動量−△ＶＢＬはメモリセルＭＣの容量ＣＳに蓄えられ
ていた電荷量に一意に対応するので、伝導帯下端電位Ｅ
ｃのサブバンド準位Ｅ１〜Ｅ４を横切る回数も一意に定
まる。したがって、アンプ４に供給されるパルス信号Ｖ
Ｆの数はセル電荷量に１対１対応させることができる。
そこで、アンプ４の出力する増幅信号ＶＡをカウンタ５
に供給すると、カウンタ５の計数値がそのまま読出論理
値Ｑとなる。
【００１８】本実施の形態の例では、連続帯２の電位Ｅ
ｂまでの間に４つのサブバンド準位Ｅ１〜Ｅ４をもつの
で、読出パルス数が０，１，２，３，４，５個（５個目
は連続帯２の電位Ｅｂに達したとき）の６状態を識別す
ることができる。すなわち６値メモリセルの読出回路と
して動作する。そして、読出論理値数は６以下ならいく
らでもよい。
【００１９】次に、半導体超格子１のデバイス構造を図
１と共通の構成要素には共通の参照文字／数字を付して
同様に模式断面図で示す図２を参照すると、ｐ−型Ｓｉ
の基板１３（ｐ−型のウェルでも同じことである）上に
ｎ＋型の拡散層１２を形成し、その上部に選択エピタキ
シャル成長させたｎ型のＧａＡｓコンタクト層１６と、
１０周期のＧａＡｓ／ＡｌＧａＡｓ層から成る超格子層
１１と、ｐ＋型のＡｌＧａＡｓとｎ＋型のＧａＡｓの組
み合わせからなるｐ／ｎ層１５とを有する。エピタキシ
ャル層最上部のｐ／ｎ層１５のｎ＋型ＧａＡｓ層にはビ
ット線端１９を接続するコンタクト１７を備える。また
拡散層１２に配線６を経由してアンプ４に接続するため
のコンタクト１８を備える。周囲は層間膜１０に囲まれ
ている。
【００２０】図１に示したように、アンプ４はパルス電
流信号ＶＦを増幅した信号ＶＡをカウンタ５に供給す
る。アンプ４の種類はｎ＋型の拡散層１２とＳｉ基板１
３との接合容量の設定によって２種類に分けられる。そ
の理由はカウンタ５につねにパルス信号を入力するため
である。第１の場合は接合容量が小さい場合である。こ
の場合、超格子層１１を通過したパルス電流は配線６ま
で流れるので、アンプ４には低入力インピーダンスの電
流アンプを用いればよい。
【００２１】第２の場合は接合容量が大きい場合であ
る。この場合、超格子層１１を通過したパルス電流は接
合容量に蓄えられて、配線６にはステップ状の電圧信号
が現れる。したがって、アンプ４には微分信号を出力す
る電圧アンプを用いればよい。
【００２２】本実施の形態ではアンプ４に入力されるパ
ルス信号ＶＦのパルス電流間隔又はステップ電圧間隔
は、メモリセルＭＣの容量ＣＳからビット線ＬＢの容量
ＣＢに充電される時定数によって定まる。
【００２３】次に、本発明の第２の実施の形態を特徴ず
ける半導体超格子１Ａを図２と共通の構成要素には共通
の参照文字／数字を付して同様に模式断面図で示す図３
を参照すると、この図に示す本実施の形態の前述の第１
の実施の形態との相違点は、上記時間間隔を制御するた
めにコントロールゲート２０を設けたことである。
【００２４】図３を参照すると、ｐ／ｎ層１５の上にエ
ピタキシャルｎ＋型のＳｉ層２１を形成し、このＳｉ層
２１をゲート酸化してゲート酸化膜２２を形成し、その
上にコントロールゲート２０を形成する。
【００２５】読出し時の各部波形をタイムチャートで示
す図４を参照して本実施の形態の動作について説明する
と、読出動作時にはワード線ＷＬの電位とコントロール
ゲート２０の電位ＶＣＧを制御する。まず、ワード線電
位ＶＷＬをあげてメモリセルＭＣのトランジスタをオン
にしてセル容量ＣＳの電荷をビット線容量ＣＢに移動さ
せた後、ワード線ＷＬをオフにする。その後、一定時間
Δｔだけかけて、コントロールゲート２０の電位ＶＣＧ
を徐々に低下させる。すなわち、アンプ４に供給される
パルス信号ＶＦは時間Δｔの間に入力される。したがっ
て、Δｔを制御することによって上記パルス信号ＶＦの
パルス電流間隔又はステップ電圧間隔を調整できる。
【００２６】本発明の多論理値読出回路の特長を整理す
ると以下のようになる。第１に、レファレンス電源が不
要である。２のべき乗に限らず、何値記憶であってもレ
ファレンス電源は不要である。第２に回路が簡単であ
る。半導体超格子が従来のセンスアンプの役目をするの
で、各ビット線毎に必要な回路はアンプのみである。カ
ウンタ５は従来例のエンコーダに相当するものである
が、入力端子が１つのみなので、切り替えて使用する場
合は切り替え回路が少なくてすむ。エンコーダの場合、
４値読出の時は３入力、８値読出のときは７入力となる
が、本発明の場合は常に１入力である。第３に回路構成
・動作ともに、２のべき乗に限らず一般にＮ値読出で同
じものを使用することができる。第４にはサブバンド準
位は超格子構造によって定まり、電源電圧変動、ノイズ
等には無関係であって極めて正確である。この点におい
てもセンスアンプ方式よりも優れているといえる。
【００２７】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、読出回路が、ビット線信号の電位に制御される
伝導体の非読出時の下端電位から連続帯までの間に少な
くとも２つ以上のサブバンド準位を有し、読出時に上記
ビット線信号の電位対応の上記下端電位が上記サブバン
ド準位の各々を超える毎にパルス信号を出力する半導体
超格子と、このパルス信号を増幅し増幅信号を出力する
アンプと、上記増幅信号を計数し読出論理値を出力する
カウンタとを備えているので、レファレンス電源が不要
で、しかも簡単な読出回路が得られるという効果があ
る。
【００２８】したがって、チッブ面積を縮小することが
できるという効果がある。
【００２９】また、一般にＮ値読出の場合に同一動作を
することから、読出論理値数によらずに同一回路を流用
することができるので回路設計の効率化が図ることが出
来るという効果がある。
【００３０】さらに、レファレンス電源の代わりに用い
ているサブバンド準位は他の回路要因によらずに極めて
正確に定まるため、正確で安定した動作を期待できると
いう効果がある。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施の形態を示
す回路図及び半導体超格子の動作を示す説明図である。
【図２】図１の半導体超格子の構造の一例を示す模式断
面図である。
【図３】本発明の半導体メモリの第２の実施の形態を特
徴づける半導体超格子の構造の一例を示す模式断面図で
ある。
【図４】本実施の形態の半導体メモリにおける動作の一
例を示すタイムチャートである。す回路図である。
【図５】従来の半導体メモリのレファレンス電位と読み
出される電圧信号の関係を示す説明図である。
【図６】従来の半導体メモリの一例を示す回路図であ
る。
【符号の説明】
１，１Ａ 半導体超格子 ２ 連続体 ４ アンプ ５ カウンタ ６ 配線 １０ 層間膜 １１ 超格子層 １２ 拡散層 １３ 基板 １４ フィールド酸化膜 １５ ｐ／ｎ層 １６ コンタクト層 １７，１８ コンタクト １９ ビット線端 ２０ コントロールゲート ２１ Ｓｉ層 ２２ ゲート酸化膜 ＭＣ メモリセル ＣＳ，ＣＢ 容量 ＢＬ ビット線 ＷＬ ワード線

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 セルプレートとの間に第１の容量を有す
    るメモリセルの各々に複数の論理値に対応する複数の電
    荷状態を記憶する複数の多論理値メモリセルを行列に配
    列して成るメモリセルアレイと、行方向のメモリセルを
    選択するワード線と、第２の容量を有し列方向のメモリ
    セルを選択し出力であるビット線信号の電位が前記複数
    の電荷状態の各々と前記第１，第２の容量の比で決まる
    ビット線と、選択した前記メモリセルのデータを読み出
    す読出回路を有するダイナミックランダムアクセスメモ
    リである半導体メモリにおいて、 前記読出回路が、前記ビット線信号の電位に制御される
    伝導体の非読み出し時の下端電位から連続帯までの間に
    少なくとも２つ以上のサブバンド準位を有し、読み出し
    時に前記ビット線信号の供給を受けこのビット線信号の
    電位対応の前記下端電位が前記サブバンド準位の各々を
    超える毎に共鳴トンネル効果によりパルス状の電流信号
    であるパルス信号を出力する半導体超格子と、 前記パルス信号を増幅し増幅信号を出力するアンプと、 前記増幅信号を計数し読出論理値を出力するカウンタと
    を備えることを特徴とする半導体メモリ。
  2. 【請求項２】 前記半導体超格子が、第１の極性の第１
    の導電型のＳｉ基板上に形成した第２の極性の第２の導
    電型の拡散層と、 前記拡散層の上部に選択エピタキシャル成長させた第２
    の導電型のＧａＡｓから成るコンタクト層と、前記コンタクト層の上部に形成した 予め定めた層数のＧ
    ａＡｓ／ＡｌＧａＡｓ層から成る超格子層と、前記超格子層の上部に形成した 第１の極性の第１の導電
    型のＡｌＧａＡｓと第２の極性の第２の導電型のＧａＡ
    ｓの組み合わせからなるｐｎ接合層とを備えることを特
    徴とする請求項１記載の半導体メモリ。
  3. 【請求項３】 前記半導体超格子が、第１の極性の第１
    の導電型のＳｉ基板上に形成した第２の極性の第２の導
    電型の拡散層と、 前記拡散層の上部に選択エピタキシャル成長させた第２
    の導電型のＧａＡｓから成るコンタクト層と、 前記コンタクト層の上部に形成した予め定めた層数のＧ
    ａＡｓ／ＡｌＧａＡｓ層から成る超格子層と、 前記超格子層の上部に形成した第１の極性の第１の導電
    型のＡｌＧａＡｓと第２の極性の第２の導電型のＧａＡ
    ｓの組み合わせからなるｐｎ接合層とを備え、 前記ｐｎ接合層の上にエピタキシャル成長させた第２の
    極性の第２の導電型のＳｉ層を形成しこのＳｉ層をゲー
    ト酸化してゲート酸化膜形成しこのゲート酸化膜上に形
    成し読出時に前記パルス信号の時間間隔を制御するコン
    トロールゲートを備えることを特徴とする請求項１記載
    の半導体メモリ。
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