JP2995838B2 - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MIS型半導体装置とその製造方法に関し、
特に、LDD（Lightly Doped Drain）構造を有し、かつ、
逆Ｔ字型のゲート構造（Inverse−T Gate Structure）
を備えたMIS型半導体装置に関する。
特に、LDD（Lightly Doped Drain）構造を有し、かつ、
逆Ｔ字型のゲート構造（Inverse−T Gate Structure）
を備えたMIS型半導体装置に関する。
従来、MOSトランジスタの微細化が進むに従って、短
チャネル効果によるパンチスルー現象とホットキャリア
注入現象が顕在化し、特にホットキャリア注入現象にお
いては、ドレイン端での電界集中により、ゲート電極端
における基板と絶縁膜の界面上に、又は絶縁膜中に、ホ
ットキャリアが集中的に捕獲され、この電荷の蓄積によ
る電界作用に基づいてMOSトランジスタの動作特性が変
化するという問題点があった。
チャネル効果によるパンチスルー現象とホットキャリア
注入現象が顕在化し、特にホットキャリア注入現象にお
いては、ドレイン端での電界集中により、ゲート電極端
における基板と絶縁膜の界面上に、又は絶縁膜中に、ホ
ットキャリアが集中的に捕獲され、この電荷の蓄積によ
る電界作用に基づいてMOSトランジスタの動作特性が変
化するという問題点があった。
そこで、ドレイン端における電界集中を防止するため
に、LDD構造を形成する方法が提案された。このLDD構造
は、第４図に示すように、ゲート電極４の両側に位置す
るシリコン基板１の表面側に形成されたソース領域５及
びドレイン領域６のゲート電極４寄りに、よりキャリア
濃度の低い低濃度領域5a及び6aを設けたものである。
に、LDD構造を形成する方法が提案された。このLDD構造
は、第４図に示すように、ゲート電極４の両側に位置す
るシリコン基板１の表面側に形成されたソース領域５及
びドレイン領域６のゲート電極４寄りに、よりキャリア
濃度の低い低濃度領域5a及び6aを設けたものである。
このLDD構造を有するMOSトランジスタの製造方法は以
下のようになっている。ｐ型のシリコン基板１上にLOCO
S酸化膜２を形成し、このLOCOS酸化膜２で囲まれた活性
領域をゲート酸化膜３で被覆し、この上にポリシリコン
を堆積してゲート電極４を形成する。次に、このゲート
電極４をマスクとしてＰ（リン）をイオン注入でシリコ
ン基板１の表面側に導入することにより、低濃度領域5
a,6aを形成する。その後、ゲート電極４及びゲート絶縁
膜３上に酸化膜を堆積してからこの酸化膜をエッチング
することにより、ゲート電極４の側面に所定の厚さの酸
化膜からなるサイドウォール絶縁膜７を残した状態とす
る。このサイドウォール絶縁膜７を備えたゲート電極４
をマスクとして再びセルフアラインによりAs（砒素）を
イオン注入し、ソース領域５及びドレイン領域６を形成
する。なお、図中において、８は酸化膜、９はソース電
極、10はドレイン電極である。
下のようになっている。ｐ型のシリコン基板１上にLOCO
S酸化膜２を形成し、このLOCOS酸化膜２で囲まれた活性
領域をゲート酸化膜３で被覆し、この上にポリシリコン
を堆積してゲート電極４を形成する。次に、このゲート
電極４をマスクとしてＰ（リン）をイオン注入でシリコ
ン基板１の表面側に導入することにより、低濃度領域5
a,6aを形成する。その後、ゲート電極４及びゲート絶縁
膜３上に酸化膜を堆積してからこの酸化膜をエッチング
することにより、ゲート電極４の側面に所定の厚さの酸
化膜からなるサイドウォール絶縁膜７を残した状態とす
る。このサイドウォール絶縁膜７を備えたゲート電極４
をマスクとして再びセルフアラインによりAs（砒素）を
イオン注入し、ソース領域５及びドレイン領域６を形成
する。なお、図中において、８は酸化膜、９はソース電
極、10はドレイン電極である。
このLDD構造では、ゲート電極４側には低濃度領域5a,
6aが形成されているので、空乏層の拡がりを抑えてソー
ス領域５とドレイン領域６の間のパンチスルーを防ぐこ
とができるばかりでなく、ドレイン端の電界集中を緩和
し、MOSトランジスタのホットキャリア注入現象による
特性劣化を抑制することができる。
6aが形成されているので、空乏層の拡がりを抑えてソー
ス領域５とドレイン領域６の間のパンチスルーを防ぐこ
とができるばかりでなく、ドレイン端の電界集中を緩和
し、MOSトランジスタのホットキャリア注入現象による
特性劣化を抑制することができる。
しかしながら、近年、半導体装置の高集積化の要請に
基づいて、MOSトランジスタの更なる微細化が要求され
て来ており、この結果、LDD構造を備えたMOSトランジス
タにおいても、ドレイン端における電界が高まり、低濃
度領域5a,6aの上方に位置するサイドウオール絶縁膜７
中への電荷の注入現象が見られるようになった。したが
って、通常構造のMOSトランジスタと同様に、注入電荷
による電界効果に基づいて低濃度領域5a,6aに空乏層が
形成され易くなり、低濃度領域5a,6aの抵抗が増大し、M
OSトランジスタの電流駆動能力が低下するという問題点
が生ずるようになった。
基づいて、MOSトランジスタの更なる微細化が要求され
て来ており、この結果、LDD構造を備えたMOSトランジス
タにおいても、ドレイン端における電界が高まり、低濃
度領域5a,6aの上方に位置するサイドウオール絶縁膜７
中への電荷の注入現象が見られるようになった。したが
って、通常構造のMOSトランジスタと同様に、注入電荷
による電界効果に基づいて低濃度領域5a,6aに空乏層が
形成され易くなり、低濃度領域5a,6aの抵抗が増大し、M
OSトランジスタの電流駆動能力が低下するという問題点
が生ずるようになった。
そこで、ゲート電極４を低濃度領域5a,6aの上方まで
伸ばして形成し、逆Ｔ字型のゲート構造とする方法が提
案された。このゲート構造によれば、低濃度領域5a,6a
の表面にもゲート電位に基づく電界が印加されるので、
低濃度領域5a,6a内における平面方向の電界強度が緩和
され、ホットキャリアの注入を抑制することができる。
伸ばして形成し、逆Ｔ字型のゲート構造とする方法が提
案された。このゲート構造によれば、低濃度領域5a,6a
の表面にもゲート電位に基づく電界が印加されるので、
低濃度領域5a,6a内における平面方向の電界強度が緩和
され、ホットキャリアの注入を抑制することができる。
しかし、この方法では、逆Ｔ字型のゲート構造をエッ
チングにより形成するので、逆Ｔ字型の薄肉部分の厚さ
の制御が困難であり、この薄肉部分を通して形成する低
温度領域5a,6aのキャリア濃度や深さの設定等が困難と
なることにより、MOSトランジスタに特性のばらつきが
生ずるという問題点があった。
チングにより形成するので、逆Ｔ字型の薄肉部分の厚さ
の制御が困難であり、この薄肉部分を通して形成する低
温度領域5a,6aのキャリア濃度や深さの設定等が困難と
なることにより、MOSトランジスタに特性のばらつきが
生ずるという問題点があった。
そこで、本発明は上記問題点を解決するものであり、
その課題は、高融点金属層をゲート電極４の一部として
用いることにより、パンチスルーやホットキャリアの注
入を抑制しつつ、動作特性をも低下させないMOSトラン
ジスタを実現し、かつ、そのMOSトランジスタの実用的
な製造方法を提供することにある。
その課題は、高融点金属層をゲート電極４の一部として
用いることにより、パンチスルーやホットキャリアの注
入を抑制しつつ、動作特性をも低下させないMOSトラン
ジスタを実現し、かつ、そのMOSトランジスタの実用的
な製造方法を提供することにある。
上記問題点を解決するために、半導体基板の表面上に
形成された絶縁膜と、絶縁膜上の所定領域内に導電性シ
リコン層からなるゲート電極と、ゲート電極の端部下外
側における半導体基板の表面側に形成されたソース領域
及びドレイン領域と、を有し、ソース領域及びドレイン
領域に接してゲート電極側に形成されソース領域及びド
レイン領域よりも低キャリア濃度の低濃度領域を備えた
MIS型半導体装置において、本発明が講じた手段は、 ゲート電極の表面上、すなわち、矩形断面を有するゲ
ートの場合には、上面及び側面上、及び低濃度領域の上
方における絶縁膜上に、高融点金属層を設け、この高融
点金属層のうち、ゲート電極に接する部分をシリサイド
層とするものである。特に本発明は、高融点金属層のう
ち、絶縁膜上に形成されている部分が窒化層となってい
る。
形成された絶縁膜と、絶縁膜上の所定領域内に導電性シ
リコン層からなるゲート電極と、ゲート電極の端部下外
側における半導体基板の表面側に形成されたソース領域
及びドレイン領域と、を有し、ソース領域及びドレイン
領域に接してゲート電極側に形成されソース領域及びド
レイン領域よりも低キャリア濃度の低濃度領域を備えた
MIS型半導体装置において、本発明が講じた手段は、 ゲート電極の表面上、すなわち、矩形断面を有するゲ
ートの場合には、上面及び側面上、及び低濃度領域の上
方における絶縁膜上に、高融点金属層を設け、この高融
点金属層のうち、ゲート電極に接する部分をシリサイド
層とするものである。特に本発明は、高融点金属層のう
ち、絶縁膜上に形成されている部分が窒化層となってい
る。
また、上記のMIS型半導体装置の製造方法としては、
半導体基板上に絶縁膜を形成し、絶縁膜の部分上に導電
性シリコン層からなるゲート電極を形成する工程と、次
に、ゲート電極をマスクとして半導体基板の表面側に低
濃度領域を形成する工程と、更に、ゲート電極の表面上
及び絶縁膜上に高融点金属層を形成する工程と、その後
に、高融点金属層のうちゲート電極に接する部分をシリ
サイド層とする熱処理工程と、しかる後にゲート電極の
表面上の部分及びゲート電極の側面上に所定の厚さを有
する側壁部分を残して高融点金属層を除去する工程と、
ゲート電極及び側壁部をマスクとして、半導体基板の表
面側にソース領域及びドレイン領域を形成する工程と、
を有するものであり、高融点金属層を形成する工程前に
絶縁膜上に電極接触用開口部を形成し、熱処理工程にて
電極接触用開口部上の高融点金属層をもシリサイド層と
なし、その後、高融点金属層を除去する工程にてそのシ
リサイド層を選択的に残すものである。
半導体基板上に絶縁膜を形成し、絶縁膜の部分上に導電
性シリコン層からなるゲート電極を形成する工程と、次
に、ゲート電極をマスクとして半導体基板の表面側に低
濃度領域を形成する工程と、更に、ゲート電極の表面上
及び絶縁膜上に高融点金属層を形成する工程と、その後
に、高融点金属層のうちゲート電極に接する部分をシリ
サイド層とする熱処理工程と、しかる後にゲート電極の
表面上の部分及びゲート電極の側面上に所定の厚さを有
する側壁部分を残して高融点金属層を除去する工程と、
ゲート電極及び側壁部をマスクとして、半導体基板の表
面側にソース領域及びドレイン領域を形成する工程と、
を有するものであり、高融点金属層を形成する工程前に
絶縁膜上に電極接触用開口部を形成し、熱処理工程にて
電極接触用開口部上の高融点金属層をもシリサイド層と
なし、その後、高融点金属層を除去する工程にてそのシ
リサイド層を選択的に残すものである。
かかる手段によれば、ゲート電極には、その表面上に
少なくとも接触面上の部分がシリサイド層となった高融
点金属層が形成されており、この高融点金属層は、ゲー
ト電極に対して安定的に導電接触しているとともに、絶
縁膜上の高融点金属層と連続している。したがって、絶
縁膜上の高融点金属層はゲート電位と同電位になるの
で、この高融点金属層に絶縁膜を介して対向する低濃度
領域の表面側には、ゲート電位に基づく電界がチャネル
領域と同様に印加されることとなる。特に、絶縁膜上の
高融点金属層が窒化層となっているが、通常、窒化層の
導電率は金属層よりも多少低下するもののポリシリコン
よりは高く、充分な導電性を有しているので上記と同様
に考えられる。この結果、ソース領域とドレイン領域間
に高電圧が印加された場合でも、低濃度領域のチャネル
方向の電位勾配が緩和されるので、低濃度領域の近傍に
おける電界の集中を抑制し、ホットキャリアの注入によ
る電荷蓄積を防止することができる。このようにして、
電荷の蓄積による半導体装置の動作特性の変化を回避す
ることができる。
少なくとも接触面上の部分がシリサイド層となった高融
点金属層が形成されており、この高融点金属層は、ゲー
ト電極に対して安定的に導電接触しているとともに、絶
縁膜上の高融点金属層と連続している。したがって、絶
縁膜上の高融点金属層はゲート電位と同電位になるの
で、この高融点金属層に絶縁膜を介して対向する低濃度
領域の表面側には、ゲート電位に基づく電界がチャネル
領域と同様に印加されることとなる。特に、絶縁膜上の
高融点金属層が窒化層となっているが、通常、窒化層の
導電率は金属層よりも多少低下するもののポリシリコン
よりは高く、充分な導電性を有しているので上記と同様
に考えられる。この結果、ソース領域とドレイン領域間
に高電圧が印加された場合でも、低濃度領域のチャネル
方向の電位勾配が緩和されるので、低濃度領域の近傍に
おける電界の集中を抑制し、ホットキャリアの注入によ
る電荷蓄積を防止することができる。このようにして、
電荷の蓄積による半導体装置の動作特性の変化を回避す
ることができる。
この効果に付随して、高融点金属のシリサイド又は窒
化物はポリシリコンよりも電動率が高いので、従来のポ
リシリコンからなる逆Ｔ字型のゲートよりも薄膜化でき
る利点がある。
化物はポリシリコンよりも電動率が高いので、従来のポ
リシリコンからなる逆Ｔ字型のゲートよりも薄膜化でき
る利点がある。
また、高融点金属層は従来技術により厚さや寸法を高
精度に形成することができるので、MIS構造の微細化に
も対応性が高い。
精度に形成することができるので、MIS構造の微細化に
も対応性が高い。
ゲート電極の表面上に形成された高融点金属層は、シ
リサイド化されることによりゲート電極に対して安定し
た導電接触が得られているが、この状態では、通常のポ
リサイド配線構造よりも接触面積が大きく、したがっ
て、ゲート配線を低抵抗とすることができ、MIS型半導
体装置の動作の高速化を図ることができる。
リサイド化されることによりゲート電極に対して安定し
た導電接触が得られているが、この状態では、通常のポ
リサイド配線構造よりも接触面積が大きく、したがっ
て、ゲート配線を低抵抗とすることができ、MIS型半導
体装置の動作の高速化を図ることができる。
また、本発明のMIS型半導体装置の製造方法によれ
ば、ゲート電極及び絶縁膜上に高融点金属層を形成し、
熱処理をすることによってその高融点金属層のうち少な
くともゲート電極と接する部分をシリサイド化するの
で、ゲート電極と高融点金属層との間の接触抵抗が低下
し、また、その抵抗値が安定化する。更に、半導体基板
の表面側に低濃度層とソース領域及びドレイン領域とか
らなるLDD構造を形成するに際し、ゲート電極の側面上
に側壁部を残して高融点金属層を除去することになる
が、この側壁部には高融点金属層が残されるので、低濃
度領域の上方に絶縁約を介して高融点金属が対向するこ
とになる。
ば、ゲート電極及び絶縁膜上に高融点金属層を形成し、
熱処理をすることによってその高融点金属層のうち少な
くともゲート電極と接する部分をシリサイド化するの
で、ゲート電極と高融点金属層との間の接触抵抗が低下
し、また、その抵抗値が安定化する。更に、半導体基板
の表面側に低濃度層とソース領域及びドレイン領域とか
らなるLDD構造を形成するに際し、ゲート電極の側面上
に側壁部を残して高融点金属層を除去することになる
が、この側壁部には高融点金属層が残されるので、低濃
度領域の上方に絶縁約を介して高融点金属が対向するこ
とになる。
このようにして上記の本発明に係るMIS型半導体装置
が形成されるが、この製造方法では、低濃度領域を予め
形成した後に高融点金属層を形成するので、低濃度領域
を高融点金属層の膜厚に影響されずに精度よく形成する
ことができ、また、高融点金属層の膜形成時の形状をそ
のまま利用することから、逆Ｔ字型のゲート構造を精度
良く形成することができる。
が形成されるが、この製造方法では、低濃度領域を予め
形成した後に高融点金属層を形成するので、低濃度領域
を高融点金属層の膜厚に影響されずに精度よく形成する
ことができ、また、高融点金属層の膜形成時の形状をそ
のまま利用することから、逆Ｔ字型のゲート構造を精度
良く形成することができる。
絶縁膜に予め電極接触用開口部を設け、この絶縁膜上
に高融点金属層を形成して熱処理する場合には、高融点
金属層のうちゲート電極に接する部分とともに電極接触
用開口部上に形成された部分もシリサイド層となる。こ
の後、ゲート電極の側面上に側壁部を残して高融点金属
層を除去する工程において、そのシリサイド層を残した
状態とすることによって、ソース電極及びドレイン電極
の接触部に形成するコンタクト層又はバリア層として用
いることができる。つまり、重複処理によって逆Ｔ字型
のゲート構造の形成と同時並行して従来のサリサイド技
術を活用することができるので、何ら新たな製造工程を
導入する必要がない。
に高融点金属層を形成して熱処理する場合には、高融点
金属層のうちゲート電極に接する部分とともに電極接触
用開口部上に形成された部分もシリサイド層となる。こ
の後、ゲート電極の側面上に側壁部を残して高融点金属
層を除去する工程において、そのシリサイド層を残した
状態とすることによって、ソース電極及びドレイン電極
の接触部に形成するコンタクト層又はバリア層として用
いることができる。つまり、重複処理によって逆Ｔ字型
のゲート構造の形成と同時並行して従来のサリサイド技
術を活用することができるので、何ら新たな製造工程を
導入する必要がない。
次に、添付図面を参照して本発明によるMIS型半導体
装置の実施例を説明する。
装置の実施例を説明する。
（第１実施例） 第１図には、本発明のMIS型半導体装置の実施例とし
て、LDD構造を備えたMOSFETの断面構造を示す。ｐ型の
シリコン基板１の表面上に形成されたLOCOS酸化膜２に
囲まれた領域に、ゲート絶縁膜３を介してポリシリコン
からなるゲート電極４が形成されており、このゲート電
極４は、その上面及び側面をTi（チタン）のシリサイド
層20で被覆されている。また、ゲート電極４の側面部に
は幅0.1〜0.3μｍのサイドウォール絶縁膜７が形成され
ており、サイドウォール絶縁膜７とゲート絶縁膜３の間
には、前記シリサイド層20に連続してTiの窒化層21が形
成されている。
て、LDD構造を備えたMOSFETの断面構造を示す。ｐ型の
シリコン基板１の表面上に形成されたLOCOS酸化膜２に
囲まれた領域に、ゲート絶縁膜３を介してポリシリコン
からなるゲート電極４が形成されており、このゲート電
極４は、その上面及び側面をTi（チタン）のシリサイド
層20で被覆されている。また、ゲート電極４の側面部に
は幅0.1〜0.3μｍのサイドウォール絶縁膜７が形成され
ており、サイドウォール絶縁膜７とゲート絶縁膜３の間
には、前記シリサイド層20に連続してTiの窒化層21が形
成されている。
一方、シリコン基板１の表面側には、ゲート電極４の
端部下の外側にドーズ量１×1013cm-2程度のn-型の低濃
度領域5a,6aが形成されており、サイドウォール絶縁膜
７及び窒化層21の端部下の外側には、n+型のソース領域
５及びドレイン領域６が、低濃度領域5a,6aと接する形
で形成されている。なお、８は層間絶縁膜、９はソース
電極、10はドレイン電極である。
端部下の外側にドーズ量１×1013cm-2程度のn-型の低濃
度領域5a,6aが形成されており、サイドウォール絶縁膜
７及び窒化層21の端部下の外側には、n+型のソース領域
５及びドレイン領域６が、低濃度領域5a,6aと接する形
で形成されている。なお、８は層間絶縁膜、９はソース
電極、10はドレイン電極である。
ゲート電極４はシリサイド層20と接し、両者間には安
定した導電接触が得られており、また、シリサイド層20
と窒化層21とは連続して形成されているので、ゲート電
極４、シリサイド層20及び窒化層21の電位は全てゲート
電位と一致する。
定した導電接触が得られており、また、シリサイド層20
と窒化層21とは連続して形成されているので、ゲート電
極４、シリサイド層20及び窒化層21の電位は全てゲート
電位と一致する。
低濃度領域5a及び6aは、ゲート電極４の端部下から外
側に形成されており、ゲート絶縁膜３を介して窒化層21
に対向するように配置されている。このため、従来のLD
D構造のMOSFETとは異なり、低濃度領域5a及び6aの表面
側全体がゲート絶縁膜３を介して均一なゲート電位の影
響下にあり、ソース−ドレイン間の電位勾配が緩和さ
れ、素子の微細化に伴うドレイン端の電界集中を抑制す
る。したがって、ホットエレクトロン注入現象によるド
レイン端近傍の電荷の蓄積を防止することができるの
で、MOSFETの特性、例えば、相互コンダクタンスの変化
を来すことなく、動作特性の安定化及び素子の長寿命化
を図ることができる。
側に形成されており、ゲート絶縁膜３を介して窒化層21
に対向するように配置されている。このため、従来のLD
D構造のMOSFETとは異なり、低濃度領域5a及び6aの表面
側全体がゲート絶縁膜３を介して均一なゲート電位の影
響下にあり、ソース−ドレイン間の電位勾配が緩和さ
れ、素子の微細化に伴うドレイン端の電界集中を抑制す
る。したがって、ホットエレクトロン注入現象によるド
レイン端近傍の電荷の蓄積を防止することができるの
で、MOSFETの特性、例えば、相互コンダクタンスの変化
を来すことなく、動作特性の安定化及び素子の長寿命化
を図ることができる。
従来、ゲート電極４の上面に高融点金属シリサイドを
形成したポリサイド配線が用いられていたが、本実施例
によるゲート構造は、そのポリサイド配線よりもゲート
電極４とシリサイド層20との接触面積が大きく、ゲート
配線の抵抗値を更に低減することができる。
形成したポリサイド配線が用いられていたが、本実施例
によるゲート構造は、そのポリサイド配線よりもゲート
電極４とシリサイド層20との接触面積が大きく、ゲート
配線の抵抗値を更に低減することができる。
上記のシリサイド層20は、ゲート電極４との間に安定
した導電接触を得るために形成されたものであり、少な
くともゲート電極４との接触面付近がシリサイド化され
ていればよい。また、Ti層11以外に他の高融点金属、例
えばMo（モリブデン）等を用いることができる。
した導電接触を得るために形成されたものであり、少な
くともゲート電極４との接触面付近がシリサイド化され
ていればよい。また、Ti層11以外に他の高融点金属、例
えばMo（モリブデン）等を用いることができる。
（第２実施例） 次に、上記第１実施例に示したMOSFETの製造方法の実
施例を説明する。
施例を説明する。
本実施例では、まず、第２図（ａ）に示すように、ｐ
型のシリコン基板１の表面上に選択酸化法によりLOCOS
酸化膜２を形成し、このLOCOS酸化膜２に囲まれた領域
に新たに厚さ100〜500Å程度のゲート酸化膜３を形成す
る。次に、熱CVD法により、ゲート絶縁膜３上にポリシ
リコンを堆積し、ドライエッチングにて加工することに
より厚さ4000〜5000Åのゲート電極４を形成する。この
ゲート電極４をマスクとして、イオン注入法により、Ｐ
（リン）をシリコン基板１の表面側に導入し、n-型の低
濃度領域5a,6aを形成する。
型のシリコン基板１の表面上に選択酸化法によりLOCOS
酸化膜２を形成し、このLOCOS酸化膜２に囲まれた領域
に新たに厚さ100〜500Å程度のゲート酸化膜３を形成す
る。次に、熱CVD法により、ゲート絶縁膜３上にポリシ
リコンを堆積し、ドライエッチングにて加工することに
より厚さ4000〜5000Åのゲート電極４を形成する。この
ゲート電極４をマスクとして、イオン注入法により、Ｐ
（リン）をシリコン基板１の表面側に導入し、n-型の低
濃度領域5a,6aを形成する。
この状態で、第２図（ｂ）に示すように、シリコン基
板１の表面側全面にTi層11を300〜1000Åの厚さとなる
ようにスパッタリングによって被着する。その後、この
シリコン基板１を加熱炉に入れ、窒素雰囲気で20〜60分
の間、600〜800℃の温度で熱処理を行う。この熱処理工
程においては、第２図（ｃ）に示すように、ゲート電極
４の上面及び側面に接するTi層11の部分はゲート電極４
からのシリコンの拡散によってシリサイド層20となる
が、ゲート酸化膜３の上のTi層11は、シリコンの拡散が
殆どない代わりに熱処理雰囲気中の窒素が取り込まれ
て、窒化層21となる。この後、酸化膜12を熱CVD法によ
って堆積し、これをRIE（Reactive Ion Etching）法に
よってエッチング除去し、第２図（ｄ）に示すように、
ゲート電極４の側面側にサイドウォール絶縁膜12aを形
成する。このとき酸化膜12と共に窒化層21をもエンチッ
グ除去する必要があるが、Ｆ（弗素）を含有するエッチ
ングガスを用いることにより、両者を単一工程にて除去
することができる。このサイドウォール絶縁膜12aを備
えたゲート電極４をマスクとしてセルフアラインによ
り、シリコン基板１の表面側にAs（砒素）をイオン注入
し、n+型のソース領域５及びドレイン領域６を形成す
る。
板１の表面側全面にTi層11を300〜1000Åの厚さとなる
ようにスパッタリングによって被着する。その後、この
シリコン基板１を加熱炉に入れ、窒素雰囲気で20〜60分
の間、600〜800℃の温度で熱処理を行う。この熱処理工
程においては、第２図（ｃ）に示すように、ゲート電極
４の上面及び側面に接するTi層11の部分はゲート電極４
からのシリコンの拡散によってシリサイド層20となる
が、ゲート酸化膜３の上のTi層11は、シリコンの拡散が
殆どない代わりに熱処理雰囲気中の窒素が取り込まれ
て、窒化層21となる。この後、酸化膜12を熱CVD法によ
って堆積し、これをRIE（Reactive Ion Etching）法に
よってエッチング除去し、第２図（ｄ）に示すように、
ゲート電極４の側面側にサイドウォール絶縁膜12aを形
成する。このとき酸化膜12と共に窒化層21をもエンチッ
グ除去する必要があるが、Ｆ（弗素）を含有するエッチ
ングガスを用いることにより、両者を単一工程にて除去
することができる。このサイドウォール絶縁膜12aを備
えたゲート電極４をマスクとしてセルフアラインによ
り、シリコン基板１の表面側にAs（砒素）をイオン注入
し、n+型のソース領域５及びドレイン領域６を形成す
る。
このようにして、本実施例においては、逆Ｔ字型のゲ
ート構造を実現するために、均一性及び膜厚の制御性の
高いスパッタリング法又はCVD法によって、ゲート電極
４の表面上にTi層11を形成しており、これを熱処理する
ことにより、Ti層11がシリサイド化されて、ゲート電極
４とTi層11との導電接触を安定化させ、接触抵抗を低減
させている。
ート構造を実現するために、均一性及び膜厚の制御性の
高いスパッタリング法又はCVD法によって、ゲート電極
４の表面上にTi層11を形成しており、これを熱処理する
ことにより、Ti層11がシリサイド化されて、ゲート電極
４とTi層11との導電接触を安定化させ、接触抵抗を低減
させている。
従来のように逆Ｔ字型のポリシリコンゲートを形成し
た後にその薄肉部分を通して不純物導入する場合と異な
り、本実施例では、逆Ｔ字型のゲート構造が低濃度領域
5a,6aの形成後になされることから、低濃度領域5a,6aの
不純物濃度や深さの制御が容易であり、素子間における
特性のばらつきを少なくさせることができる。ここで仮
に、Ti層11又は窒化層21の形成後に低濃度領域の形成を
行った場合でも、スパッタリング法等によるTi層11の厚
さは高精度に設定することができるので、充分に低濃度
領域5a,6aの不純物濃度と深さの精度を出すことができ
る。
た後にその薄肉部分を通して不純物導入する場合と異な
り、本実施例では、逆Ｔ字型のゲート構造が低濃度領域
5a,6aの形成後になされることから、低濃度領域5a,6aの
不純物濃度や深さの制御が容易であり、素子間における
特性のばらつきを少なくさせることができる。ここで仮
に、Ti層11又は窒化層21の形成後に低濃度領域の形成を
行った場合でも、スパッタリング法等によるTi層11の厚
さは高精度に設定することができるので、充分に低濃度
領域5a,6aの不純物濃度と深さの精度を出すことができ
る。
また、従来の逆Ｔ字型のポリシリコンゲートでは、逆
Ｔ字形型の構造を形成するためには、時間制御によるエ
ッチング量の制御や自然酸化層の形成等の精密な工程管
理を必要としていたが、これらは素子が微細化していく
に従って極めて困難になり、素子の特性のばらつきや歩
留りの低下をもたらす。これに対して、本実施例の方法
では、Ti層の形成によって逆Ｔ字型のゲート構造を極め
て簡単にかつ精度良く形成することができるだけでな
く、素子の微細化にもそれ程影響を受けることがなく、
精密に逆Ｔ字型構造を構築することができる。
Ｔ字形型の構造を形成するためには、時間制御によるエ
ッチング量の制御や自然酸化層の形成等の精密な工程管
理を必要としていたが、これらは素子が微細化していく
に従って極めて困難になり、素子の特性のばらつきや歩
留りの低下をもたらす。これに対して、本実施例の方法
では、Ti層の形成によって逆Ｔ字型のゲート構造を極め
て簡単にかつ精度良く形成することができるだけでな
く、素子の微細化にもそれ程影響を受けることがなく、
精密に逆Ｔ字型構造を構築することができる。
本実施例では、Ti層11を窒素雰囲気中で熱処理するこ
とによりシリサイド層20と窒化層21を形成しているが、
他の不活性ガスを用いることも可能である。また、水素
雰囲気で熱処理することも可能であり、この場合には、
Ti層11は窒化されることなくそのまま金属層の状態に保
たれることとなるが、ゲート電極４との導電接触はシリ
サイド層20によって確保されるので、上記と同様の効果
を奏する。しかも、窒化されていないTi層11は窒化層21
よりも低抵抗であり、導電性の点から見て却って都合が
良い。
とによりシリサイド層20と窒化層21を形成しているが、
他の不活性ガスを用いることも可能である。また、水素
雰囲気で熱処理することも可能であり、この場合には、
Ti層11は窒化されることなくそのまま金属層の状態に保
たれることとなるが、ゲート電極４との導電接触はシリ
サイド層20によって確保されるので、上記と同様の効果
を奏する。しかも、窒化されていないTi層11は窒化層21
よりも低抵抗であり、導電性の点から見て却って都合が
良い。
（第３実施例） 第３図には、本発明のMIS型半導体装置の製造方法の
別の実施例を示す。ここに、第２実施例と同一構造の部
分には同一符号を付し、その説明は省略する。この実施
例では、第３図（ａ）に示すように、低濃度領域5a,6a
を形成した後、ゲート酸化膜３にコンタクト用開口部3
a,3bを形成し、この上にTi層11を被着する（第３図
（ｂ））。次に、このTi層11に第２実施例と同様の熱処
理を施すと、第３図（ｃ）に示すように、コンタクト用
開口部3a,3bの上に形成されたTi層11も、シリコン基板
１の表面上からのシリコンの拡散によってシリサイド化
し、シリサイド層22a,22bとなる。この後、酸化層12を
ドライエッチングにより除去しサイドウォール絶縁膜12
aを形成するが、未反応のTi層11を選択的にエッチング
除去するか、又はエッチングをストップすることによっ
て、シリサイド層22a,22bを残し、第３図（ｄ）に示す
ように、この状態でイオン注入を行ってソース領域５及
びドレイン領域６を形成する。その後、第３図（ｅ）に
示すように、ソース電極９及びドレイン電極10をそのシ
リサイド層22a,22b上に形成することによって、これら
のソース電極９及びドレイン電極10の接触抵抗の低減を
図ることができる。
別の実施例を示す。ここに、第２実施例と同一構造の部
分には同一符号を付し、その説明は省略する。この実施
例では、第３図（ａ）に示すように、低濃度領域5a,6a
を形成した後、ゲート酸化膜３にコンタクト用開口部3
a,3bを形成し、この上にTi層11を被着する（第３図
（ｂ））。次に、このTi層11に第２実施例と同様の熱処
理を施すと、第３図（ｃ）に示すように、コンタクト用
開口部3a,3bの上に形成されたTi層11も、シリコン基板
１の表面上からのシリコンの拡散によってシリサイド化
し、シリサイド層22a,22bとなる。この後、酸化層12を
ドライエッチングにより除去しサイドウォール絶縁膜12
aを形成するが、未反応のTi層11を選択的にエッチング
除去するか、又はエッチングをストップすることによっ
て、シリサイド層22a,22bを残し、第３図（ｄ）に示す
ように、この状態でイオン注入を行ってソース領域５及
びドレイン領域６を形成する。その後、第３図（ｅ）に
示すように、ソース電極９及びドレイン電極10をそのシ
リサイド層22a,22b上に形成することによって、これら
のソース電極９及びドレイン電極10の接触抵抗の低減を
図ることができる。
このように、本実施例では、逆Ｔ字型のゲート構造を
形成するための高融点金属層の一部をソース電極５及び
ドレイン電極６のためのコンタクト部として利用するこ
とにより、サリサイド（Self−Alinged−Silicide）技
術による電極接触抵抗の低減と逆Ｔ字型のゲート構造の
形成とを同時並行して達成することができるので、工程
数の削減を図ることができる。
形成するための高融点金属層の一部をソース電極５及び
ドレイン電極６のためのコンタクト部として利用するこ
とにより、サリサイド（Self−Alinged−Silicide）技
術による電極接触抵抗の低減と逆Ｔ字型のゲート構造の
形成とを同時並行して達成することができるので、工程
数の削減を図ることができる。
以上説明したように、本発明は、ゲート電極の表面上
及び側面部の絶縁膜上に形成した高融点金属層により逆
Ｔ字型のゲート構造を形成したことに特徴を有するの
で、以下の効果を奏する。
及び側面部の絶縁膜上に形成した高融点金属層により逆
Ｔ字型のゲート構造を形成したことに特徴を有するの
で、以下の効果を奏する。
ゲート電極と導電接触したシリサイド層に対し連続
形成された高融点金属層及びその窒化層により、逆Ｔ字
型のゲート構造が形成されることから、低濃度領域の表
面側全体にゲート電位に基づく均一な電界が印加される
ので、素子を微細化したことによるドレイン端の電界の
集中が緩和され、ホットキャリア注入現象を防止するこ
とができる。したがって、電荷の蓄積によるMIS特性の
変化を抑制し、素子の安定化及び長寿命化を図ることが
できる。
形成された高融点金属層及びその窒化層により、逆Ｔ字
型のゲート構造が形成されることから、低濃度領域の表
面側全体にゲート電位に基づく均一な電界が印加される
ので、素子を微細化したことによるドレイン端の電界の
集中が緩和され、ホットキャリア注入現象を防止するこ
とができる。したがって、電荷の蓄積によるMIS特性の
変化を抑制し、素子の安定化及び長寿命化を図ることが
できる。
ゲート電極と高融点金属層との接触面積が従来のポ
リサイド配線よりも大きいので、接触抵抗を低減してゲ
ート配線の低抵抗化を図ることができる。したがって、
MIS型半導体装置の動作を従来よりも高速化することが
できる。
リサイド配線よりも大きいので、接触抵抗を低減してゲ
ート配線の低抵抗化を図ることができる。したがって、
MIS型半導体装置の動作を従来よりも高速化することが
できる。
制御性の良い高融点金属層の形成によって逆Ｔ字型
のゲート構造を形成するので、ゲート電極を精度良くし
かも微細に形成することが可能であり、しかも、低濃度
領域は逆Ｔ字型の薄肉部分を介することなく形成するこ
とができるので、MIS型半導体装置の動作特性の最適化
が容易で、特性の均一性を図ることができる。
のゲート構造を形成するので、ゲート電極を精度良くし
かも微細に形成することが可能であり、しかも、低濃度
領域は逆Ｔ字型の薄肉部分を介することなく形成するこ
とができるので、MIS型半導体装置の動作特性の最適化
が容易で、特性の均一性を図ることができる。
高融点金属のシリサイド層のソース及びドレイン電
極のコンタクト部として用いることにより、同時並行し
て逆Ｔ字型のゲート構造の形成とサリサイド技術による
コンタクト部の形成とを行うことができるので、何ら新
たな工程を付加することなく、電極の低抵抗化を図るこ
とができる。
極のコンタクト部として用いることにより、同時並行し
て逆Ｔ字型のゲート構造の形成とサリサイド技術による
コンタクト部の形成とを行うことができるので、何ら新
たな工程を付加することなく、電極の低抵抗化を図るこ
とができる。
第１図は本発明によるMIS型半導体装置の実施例の構造
を示す断面図である。 第２図は本発明によるMIS型半導体装置の製造方法の実
施例を示す工程断面図である。 第３図は本発明によるMIS型半導体装置の製造方法の別
の実施例を示す工程断面図である。 第４図は従来のLDD構造を備えたMOSFETの構造を示す断
面図である。 〔符号の説明〕 １……シリコン基板 ２……LOCOS酸化膜 ３……ゲート絶縁膜 3a,3b……コンタクト用開口部 ４……ゲート電極 ５……ソース領域 ６……ドレイン領域 5a,6a……低濃度領域 11……Ti層 12a……サイドウォール絶縁膜 20,22a,22b……シリサイド層 21……窒化層。
を示す断面図である。 第２図は本発明によるMIS型半導体装置の製造方法の実
施例を示す工程断面図である。 第３図は本発明によるMIS型半導体装置の製造方法の別
の実施例を示す工程断面図である。 第４図は従来のLDD構造を備えたMOSFETの構造を示す断
面図である。 〔符号の説明〕 １……シリコン基板 ２……LOCOS酸化膜 ３……ゲート絶縁膜 3a,3b……コンタクト用開口部 ４……ゲート電極 ５……ソース領域 ６……ドレイン領域 5a,6a……低濃度領域 11……Ti層 12a……サイドウォール絶縁膜 20,22a,22b……シリサイド層 21……窒化層。
Claims (2)
- 【請求項１】半導体基板の表面上に形成された絶縁膜
と、該絶縁膜上の所定領域内に導電性シリコン層からな
るゲート電極と、該ゲート電極の端部下外側における半
導体基板の表面側に形成されたソース領域及びドレイン
領域と、を有し、該ソース領域及び該ドレイン領域に接
して前記ゲート電極側に形成された前記ソース領域及び
前記ドレイン領域よりも低キャリア濃度の低濃度領域を
備えたMIS型半導体装置において、 前記ゲート電極の表面上及び前記低濃度領域の上方にお
ける前記絶縁膜上に形成された高融点金属層のうち前記
ゲート電極に接する部分がシリサイド層となっており、
前記高融点金属層のうち前記絶縁膜上に形成されている
部分が窒化層となっていることを特徴とするMIS型半導
体装置。 - 【請求項２】半導体基板上に絶縁膜を形成し、該絶縁膜
の部分上に導電性シリコン層からなるゲート電極を形成
する工程と、次に、該ゲート電極をマスクとして前記半
導体基板の表面側に低濃度領域を形成する工程と、更
に、前記ゲート電極の表面上及び前記絶縁膜上に高融点
金属層を形成する工程と、その後に、該高融点金属層の
うち前記ゲート電極に接する部分をシリサイド層とする
熱処理工程と、しかる後に、前記ゲート電極の表面上の
部分及び前記ゲート電極の側面上に所定の厚さを有する
側壁部分を残して、前記高融点金属層を除去する工程
と、前記ゲート電極及び前記側壁部分をマスクとして前
記半導体基板の表面側にソース領域及びドレイン領域を
形成する工程と、を有するMIS型半導体装置の製造方法
において、 前記高融点金属層を形成する工程前に前記絶縁膜上に電
極接触用開口部を形成し、前記熱処理工程にて前記電極
接触用開口部上の前記高融点金属層をもシリサイド層と
なし、その後、前記高融点金属層を除去する工程にて前
記シリサイド層を選択的に残すことを特徴とするMIS型
半導体装置の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP418890 | 1990-01-11 | ||
| JP2-4188 | 1990-01-11 | ||
| JP2-4190 | 1990-01-11 | ||
| JP2419090A JPH04225151A (ja) | 1990-12-27 | 1990-12-27 | 高速角度分散型トポグラフ装置 |
Publications (2)
| Publication Number | Publication Date |
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