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JP2979655B2 - アクティブマトリクス基板の駆動方法 - Google Patents

アクティブマトリクス基板の駆動方法

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JP2979655B2
JP2979655B2 JP264091A JP264091A JP2979655B2 JP 2979655 B2 JP2979655 B2 JP 2979655B2 JP 264091 A JP264091 A JP 264091A JP 264091 A JP264091 A JP 264091A JP 2979655 B2 JP2979655 B2 JP 2979655B2
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守 古田
達男 吉岡
博司 筒
哲也 川村
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Matsushita Electric Industrial Co Ltd
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、主に映像表示用液晶テ
レビやコンピュータ端末用ディスプレイ等に用いる液晶
表示装置に使用するアクティブマトリクス基板の駆動方
法に関する。
【0002】
【従来の技術】近年、液晶表示装置への応用をめざして
透光性基板上に薄膜トランジスタ(以下TFTと略称す
る)を形成するアクティブマトリクス基板の開発が活発
である。この様なアクティブマトリクス基板の構成を
(図6)を用いて説明する。1は多結晶シリコン或は非
晶質シリコンを、その一構成要素とする透光性基板(図
示せず)上に形成したTFT,2はTFT1のドレイン
に電気的に接続した透明電極と、カラ−フィルタを形成
する透光性基板上の透明な対向電極との間に液晶を注入
した液晶表示体であり、この液晶表示体2は映像表示領
域3の各画素と対応する位置にに配置されており、液晶
による静電容量以外に、補助容量としてアクティブマト
リクス基板に形成される容量が付加されることもある。
4はTFT1のゲ−ト電極に接続したゲート配線、5は
TFT1のソース電極に接続したソ−ス配線である。
【0003】上記のようなアクティブマトリクス基板の
一構成要素であるTFTの構成を(図7)を用いて以下
に説明する。(図7(a))は一個の逆スタガ構造を有
するTFTの平面図であり、(図7(b))はTFTの
A−B間の断面図である。6は透光性基板であるガラス
基板であり、7はゲ−ト電極である。9、10、及び1
1はそれぞれゲ−ト絶縁体層、半導体層、及びパッシベ
イション層である。14及び15は、それぞれドレイン
電極及びソース電極である。 12は半導体層10とソ
ース・ドレイン電極15、14とオーミック接触をとる
ためのn+半導体層である。17はドレイン電極14と
共通接続された透明電極であり、液晶層に電圧を印加す
る画素電極となっている。
【0004】このようなアクティブマトリクス基板を用
いた液晶表示装置を(図8)を用いて以下に説明する。
透光性基板21上に透明電極20を形成した対向基板と
上記アクティブマトリクス基板との間には、ねじれ配向
処理をしたTN(ツイストネマティック)液晶が封入さ
れ、さらに二つの透光性基板の一方の面には、各々偏光
板が張られ液晶表示装置となる。
【0005】
【発明が解決しようとする課題】上記のようなアクティ
ブマトリクス基板に於いては、n型の薄膜トランジスタ
が1画素当り一個或は複数個形成される。この時、薄膜
トランジスタのゲート電極とドレイン領域間に生ずる寄
生容量によりゲートパルスがオフするときにドレイン電
極電位はシフトする。液晶ディスプレイの場合このシフ
ト電圧量△Vは、1画素当りの液晶セルの静電容量をC
LC、補助容量の値をCST、薄膜トランジスタの寄生容量
をCP及びゲート電圧の高さをVP-Pとしたとき
【0006】
【数1】
【0007】で表せる。この電圧シフトは常に同じ方向
(この場合はマイナス方向)であるため液晶セル印加電
圧ににはDCオフセット電圧が存在し、液晶ディスプレ
イの動作信頼性の低下や画像の焼付き等の表示品質の低
下の原因となる。
【0008】
【課題を解決するための手段】1画素単位当りn型及び
p型薄膜トランジスタを各々一個以上形成し、各々の薄
膜トランジスタのゲート電極に印加するパルスタイミン
グ或はパルスの大きさを調整する。
【0009】
【作用】上記手段により、寄生容量に起因するオフセッ
ト電圧の発生を低減或は抑制する。この結果、液晶セル
に不要なDC電圧が印加されないので、液晶ディスプレ
イの信頼性の向上や画像焼き付きの防止等表示品質の向
上もはかれる。
【0010】
【実施例】以下図面にしたがって本発明の実施例を説明
する。
【0011】(図1)は本発明にかかるアクティブマト
リクス基板の等価回路図であり、(図2)から(図4)
は(図1)のアクティブマトリクス基板の駆動パルス波
形である。(図1)に於て、31a〜31iはn型の画素用薄
膜トランジスタ(以下TFTと称する)、32a〜32iはp
型の画素用TFTである。33a〜33iは各画素のTFTの
ドレイン電極に電気的に接続された透明電極と対向基板
(図示せず)上の対向電極37との間に封入される液晶セ
ルにて構成される静電容量である。従来の技術にて説明
した様に、液晶による静電容量33以外に、補助容量とし
てアクティブマトリクス基板に形成される容量を付加し
ても良い。34a〜34c及び35a〜35cは各々n型及びp型T
FTを駆動するためのゲートバスラインであり、36a〜3
6cは画像信号を入力するためのソースバスラインであ
る。38及び39は各々n型及びp型TFTのゲートパルス
信号を出力する垂直シフトレジスタであり、40は画素用
のTFTの信号入力のための水平シフトレジスタであ
る。これらのシフトレジスタはアクティブマトリクス基
板上に画素用のTFTと同様のプロセスで形成されるこ
ともあれば、別のICとして作成し、実装されることも
ある。
【0012】(図1)に示されるアクティブマトリクス
基板に(図2)に示すような同一フィールドの期間内に
n型とp型の薄膜トランジスタに各一度ずつ位相をずら
すように駆動パルスを印加した場合を次に説明する。液
晶ディスプレイの駆動方法としては、通常のテレビジョ
ンシステムと同様にインタレース走査される場合とされ
ない場合があるが、どちらの場合においても本発明の主
旨は基本的には変わらないのでインタレース走査されな
い場合で、(図1)のソースバスライン36aに接続され
ている画素群を代表例として説明する。
【0013】時間t0においてソース入力信号φsの極性
が反転し、ゲートバスライン34に順次ゲートパルスφGn
が印加されて行く。時間t1において、n型TFT31aに
ゲートパルスが印加され静電容量33aに電荷が充電され
始める。△t1後にp型TFT32aにゲートパルスφGpが
印加され、静電容量33aに電荷がより充電される。その
後、n型TFTが先にオフ状態となり(数3)で表され
るような電圧シフトが生じるがp型TFTがまだオン状
態にあり再びφsまで充電される。時間t2でp型TFT
がオフ状態になるとき
【0014】
【数2】
【0015】で示される電圧シフトが生じる。1フィー
ルド期間の後、今度は時間t4において、p型TFT32a
にゲートパルスが印加され静電容量33aに電荷が充電さ
れ始める。△t2後にn型TFT31aにゲートパルスφGn
が印加され、静電容量33aに電荷がより充電される。そ
の後、p型TFTが先にオフ状態となり(数2)で表さ
れるような電圧シフトが生じるがn型TFTがまだオン
状態にあり再び充電される。時間t5でp型TFTがオフ
状態になるとき
【0016】
【数3】
【0017】で示される電圧シフトが生じる。その結
果、ソース信号φsの極性の異なる二つのフィールド期
間の画素の電圧は、(図2)のVsで示されるようにフ
ィールド毎に寄生容量に起因する電圧シフトが互いに逆
方向となり、互いに打ち消し合うこととなりDCオフセ
ットが緩和される。
【0018】さてこの時、(数2)と(数3)で表され
るΔVpとΔVnが等しくなるようにn型TFT31aとp
型TFT32aに印加されるゲートパルスφGn及びφGpの
高さを調整するか、或はn型TFT31aとp型TFT32a
自体の形状を変え、ゲート・ドレイン間の寄生容量Cp
をそれぞれ変化させればDCオフセットを完全に打ち消
すことも可能である。
【0019】次に(図3)で示される実施例を説明す
る。時間t0においてソース入力信号φsの極性が反転
し、ゲートバスライン34に順次ゲートパルスφGnが印加
されて行く。時間t1において、n型TFT31aとp型T
FT32aとに同時にゲートパルスφGnとφGpが印加され
静電容量33aに電荷が充電され始める。その後、n型T
FTが先にオフ状態となり(数3)で表されるような電
圧シフトが生じるがp型TFTがまだオン状態にあり再
びφsまで充電される。時間t2でp型TFTがオフ状態
になるとき(数2)で示される電圧シフトが生じる。
【0020】1フィールド期間の後、今度は時間t4にお
いて、n型TFT31aとp型TFT32aとに同時にゲート
パルスφGnとφGpが印加され静電容量33aに電荷が充電
され始める。その後、p型TFTが先にオフ状態となり
(数2)で表されるような電圧シフトが生じるがn型T
FTがまだオン状態にあり再び充電される。時間t5
TFTがオフ状態になるとき(数3)で示される電圧
シフトが生じる。その結果、ソース信号φsの極性の異
なる二つのフィールド期間の画素の電圧は、(図3)
Vsで示されるようにフィールド毎に寄生容量に起因す
る電圧シフトが互いに逆方向となり、互いに打ち消し合
うこととなりDCオフセットが緩和される。
【0021】さてこの時、(数2)と(数3)で表され
るΔVpとΔVnが等しくなるようにn型TFT31aとp
型TFT32aに印加されるゲートパルスφGn及びφGpの
高さを調整するか、或はn型TFT31aとp型TFT32a
自体の形状を変え、ゲート・ドレイン間の寄生容量Cp
をそれぞれ変化させればDCオフセットを完全に打ち消
すことも可能である。
【0022】次に(図4)で示される実施例を説明す
る。時間t0においてソース入力信号φsの極性が反転
し、ゲートバスライン34に順次ゲートパルスφGnが印加
されて行く。画素の静電容量33aが走査される1H(水
平走査期間)期間前の時間t1において、n型TFT31a
にゲートパルスが印加され静電容量33aに電荷が充電さ
れ始める。1H期間後のt2以前にn型TFT31aはオフ
状態となり(数3)で表されるような電圧シフトが生じ
る。時間t2にp型TFT32aにゲートパルスφGpが印加
され、静電容量33aに電荷が再びφsまで充電される。時
間t3でp型TFTがオフ状態になるとき(数2)で示さ
れる電圧シフトが生じる。
【0023】1フィールド期間の後、今度は画素の静電
容量33aが走査される1H(水平走査期間)期間前の時
間t5において、p型TFT32aにゲートパルスが印加さ
れ静電容量33aに電荷が充電され始める。1H期間後のt
6以前にp型TFT32aはオフ状態となり(数2)で表さ
れるような電圧シフトが生じる。時間t6にn型TFT31
aにゲートパルスφGnが印加され、静電容量33aに電荷が
再びφsまで充電される。時間t7でn型TFTがオフ状
態になるとき(数3)で示される電圧シフトが生じる。
その結果、ソース信号φsの極性の異なる二つのフィー
ルド期間の画素の電圧は、(図4)のVsで示されるよ
うにフィールド毎に寄生容量に起因する電圧シフトが互
いに逆方向となり、互いに打ち消し合うこととなりDC
オフセットが緩和される。
【0024】さてこの時、(数2)と(数3)で表され
るΔVpとΔVnが等しくなるようにn型TFT31aとp
型TFT32aに印加されるゲートパルスφGn及びφGpの
高さを調整するか、或はn型TFT31aとp型TFT32a
自体の形状を変え、ゲート・ドレイン間の寄生容量Cp
をそれぞれ変化させればDCオフセットを完全に打ち消
すことも可能である。
【0025】ところで、上記の実施例においてはn型T
FTとp型TFTのゲートパルスのオフの時間が異なる
場合について説明したが、各々の実施例においてオフの
時間を同時にしても良い。この場合、同時に逆極性のシ
フトの発生によりDCオフセットは互いに打ち消される
こととなる。
【0026】次に、本発明に係るアクティブマトリクス
基板の製造方法について(図5)を用いて説明する。
【0027】石英やコーニング#7059等の透光性基
板50に緩衝層51として二酸化珪素あるいは窒化珪素を形
成し、その上にプラズマCVD法により非晶質珪素52及
び酸化珪素或は窒化珪素或はこれらの混合物や金属酸化
物による誘電体薄膜53を連続形成する(図5(a))。こ
の基板を加熱処理或はエネルギービーム処理54、或はこ
れらの複合処理を施すことにより非晶質珪素52を多結晶
珪素55に変化させる(図5(b))。加熱処理としては真
空中或は不活性ガス中にて熱処理され、ニクロム等の抵
抗加熱装置やランプアニール装置を用いて行われる。一
方、エネルギービームとしてはアルゴンイオンレーザや
エキシマーレーザを用いると良い。この誘電体薄膜53と
多結晶珪素薄膜55を写真触刻技術を用いて所定の領域を
除いて除去する(図5(c))。この基板上に、酸化珪素
或は窒化珪素或はこれらの混合物による誘電体薄膜56と
不純物をドーピングした多結晶珪素薄膜或は金属薄膜に
よる導電体層57を形成する(図5(d))。導電体層57及
び誘電体薄膜53、56を所定の領域以外を除去した後、イ
オン注入装置やイオンシャワー装置により不純物イオン
58を基板に注入し、活性化処理を行ってn型或はp型T
FTのソース・ドレイン領域59を形成する(図5
(e))。層間絶縁体60を形成後(図5(f))、層間絶縁体
60と導電体層57と誘電体薄膜53、56を所定の領域を残し
て除去し、再び不純物イオン61を注入し、活性化処理を
行ってp型或はn型TFTのソース・ドレイン領域62を
形成する(図5(g))。上記の不純物イオン58、61は、ど
ちらかを燐イオンで、もう一方をほう素イオンとすれ
ば、n型とp型の一対のTFTが形成できる。再び層間
絶縁体63を基板全面に形成後、TFTのソース・ドレイ
ン領域上その他の層間絶縁体を除去し(図5(h))、基
板上の一部領域に画素電極64となる透明導電膜と、アル
ミニウム等の金属にてソース・ドレイン領域等のメタラ
イゼイション65を行う。この時n型TFTとp型TFT
のドレイン電極は画素電極64を介して電気的に接続され
る(図5(i))。この様にして本発明に懸かるアクティ
ブマトリクス基板が作成される。
【0028】
【発明の効果】本発明を用いるなら、寄生容量に起因す
るオフセット電圧の発生を低減或は防止でき、液晶セル
に不要なDC電圧が印加されない。従って、液晶ディス
プレイの信頼性の向上や画像焼き付きの防止等表示品質
の向上もはかれる。また、一つの画素に二つのTFTが
あるから一方のトランジスタに欠陥があっても点欠陥と
なりにくく、歩留まりの向上も図れる。さらに、寄生容
量による電圧シフトを利用することにより、液晶に印加
される電圧を増加させることができ駆動回路の低電圧化
もはかれる。
【図面の簡単な説明】
【図1】本発明の実施例のアクティブマトリクス基板の
等価回路図である。
【図2】本発明の実施例のアクティブマトリクス基板の
駆動パルス波形図である。
【図3】本発明の実施例のアクティブマトリクス基板の
駆動パルス波形図である。
【図4】本発明の実施例のアクティブマトリクス基板の
駆動パルス波形図である。
【図5】本発明の実施例のアクティブマトリクス基板の
製造方法を示す図である。
【図6】アクティブマトリクス基板の等価回路図の従来
例を示す図である。
【図7】従来のアクティブマトリクス基板の平面図と断
面図である。
【図8】従来のアクティブマトリクス型液晶ディスプレ
イの断面図である。
【符号の説明】
31 n型薄膜トランジスタ 32 p型薄膜トランジスタ 33 液晶セルによる静電容量 34 n型薄膜トランジスタのゲートバスライン 35 p型薄膜トランジスタのゲートバスライン 37 対向電極
フロントページの続き (72)発明者 筒 博司 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 川村 哲也 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平4−196171(JP,A) 特開 平4−220627(JP,A) 特開 平2−50132(JP,A) 特開 昭63−96636(JP,A) 特開 平3−287235(JP,A) 特開 平4−5633(JP,A) 特開 平4−177325(JP,A) 特開 平4−177326(JP,A) 特開 平4−177327(JP,A) 特開 平4−90329(JP,A) 特開 平4−190330(JP,A) (58)調査した分野(Int.Cl.6,DB名) G02F 1/136 G02F 1/133 550

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 透光性基板上に複数の薄膜トランジス
    タと、前記薄膜トランジスタを駆動するための複数のゲ
    ートバス配線およびソースバス配線と、前記薄膜トラン
    ジスタのドレイン領域と電気的に接続された画素電極と
    を有するアクティブマトリクス基板において、画素単位
    毎にp型とn型の薄膜トランジスタを有し、一つの画素
    単位のp型とn型の薄膜トランジスタのそれぞれのドレ
    イン電極が画素電極を介して電気的に共通接続されてお
    り、同一フィールド期間内に前記p型とn型の薄膜トラ
    ンジスタは一度以上走査され、前記p型とn型の薄膜ト
    ランジスタのゲート電極に印加するそれぞれのパルス形
    状が異なることを特徴とするアクティブマトリクス基板
    の駆動方法。
  2. 【請求項2】 p型とn型の薄膜トランジスタのゲート
    電極に印加するパルスに位相のずれがあることを特徴と
    する請求項1に記載のアクティブマトリクス基板の駆動
    方法。
  3. 【請求項3】 p型とn型の薄膜トランジスタのゲート
    電極に印加するパルスの幅が異なることを特徴とする請
    求項1に記載のアクティブマトリクス基板の駆動方法。
  4. 【請求項4】 p型とn型の薄膜トランジスタのゲート
    電極に印加するパルスの高さが異なることを特徴とする
    請求項1に記載のアクティブマトリクス基板の駆動方
    法。
  5. 【請求項5】 フィールド毎またはフレーム毎にp型と
    n型の薄膜トランジスタのゲート電極に印加するパルス
    の幅が異なることを特徴とする請求項1に記載のアクテ
    ィブマトリクス基板の駆動方法。
  6. 【請求項6】 透光性基板上に複数の薄膜トランジス
    タと、前記薄膜トランジスタを駆動するための複数のゲ
    ートバス配線およびソースバス配線と、前記薄膜トラン
    ジスタのドレイン領域と電気的に接続された画素電極と
    を有するアクティブマトリクス基板において、画素単位
    毎にp型とn型の薄膜トランジスタを有し、一つの画素
    単位のp型とn型の薄膜トランジスタのそれぞれのドレ
    イン電極が画素電極を介して電気的に共通接続されてお
    り、一つの画素のp型とn型の薄膜トランジスタの片方
    に前記画素が走査される水平走査期間の以前にゲートパ
    ルスが印加されることを特徴とするアクティブマトリク
    ス基板の駆動方法。
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