JP2978748B2 - 半導体装置の製造方法 - Google Patents
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Description
法に関し、特に高融点金属等で構成される電極を半導体
基板に設けた拡散層に電気接続するためのコンタクト構
造を備える半導体装置の製造方法に関する。
例を示す断面図である。図6(a)のように、シリコン
基板21上にリソグラフィ技術と選択酸化法によりLO
COS酸化膜22を形成後、二フッ化ホウ素を70Ke
V,ドース5×1015cm-2でイオン注入し、かつ90
0℃で活性化処理を行い導電体領域23を形成する。そ
の上に層間絶縁膜24を例えば1.5μm形成し、i線
を用いたリソグラフィ技術によりコンタクトホールを開
口する。次いで、図6(b)のようにコンタクトホール
開口時に導電体領域23の表面等に形成された自然酸化
膜23aを1%フッ酸等により、例えば5nmエッチン
グする。
ンタクトを形成するためのコンタクトメタルとしてチタ
ン25を真空雰囲気中でスパッタ法もしくはCVD法に
よりコンタクトホール底部に10nm堆積させ、さらに
その上に配線アルミニウムとのバリア性をよくするため
に窒化チタン26を50nm成膜する。次いで、図6
(d)のようにアルミニウム27をスパッタ法で積層
し、かつリソグラフィ技術により前記各膜を所要のパタ
ーンに形成する。なお、アスペクト比の高いコンタクト
ホールの配線の場合にはアルミニウム27を形成する前
にタングステンで埋め込みを行うことで対応できる。
集積化に伴い、コンタクトホールの径が減少されると、
コンタクト開口後のコンタクトメタル形成の前処理とし
て希フッ酸を用いたときには、これが等方的なエッチン
グであるためにコンタクトホール底部の自然酸化膜23
aと二酸化シリコンなどの層間絶縁膜24とのエッチン
グ選択比が悪く、図6(b)に鎖線で示すように層間絶
縁膜24はコンタクトホールの側壁までエッチングさ
れ、開口径が拡大されてしまう問題が生じる。このこと
は、微細化、集積化を妨げるだけでなく、配線の短絡や
接合リークの原因にもなり信頼性を低下させる。
散層の場合に、その表面上の自然酸化膜やエッチング残
留物を十分に除去することができず、P+ 拡散層のコン
タクト抵抗がN+ 拡散層ほど低くはおさえられない問題
が生じる。この問題はコンタクト底部の面積の縮小やP
N接合が浅く形成されるのに伴い顕著になり、素子の信
頼性の低下及び回路の高速化への大きな障害となってい
る。
アルゴン、水素、およびこれらの混合ガスのプラズマに
よる前処理を追加するという検討がなされた。1992
年,電子情報通信学会技術研究会報告第92巻,第34
4号,61−66項には、電子サイクロトロン共鳴によ
るプラズマ励起化学気相成長法(ECR CVD)によ
るコンタクト電気特性の結果が報告されている。この報
告では、シリコン基板にN+ またはP+ 拡散層を形成
し、BPSG膜を堆積後、開口径0.5から1.0μ
m、アスペクト比1.7から4.0のコンタクトホール
を形成した基板に、自然酸化膜を除去するために希フッ
酸による処理を行い、さらにアルゴンと水素のECRプ
ラズマに晒し、ECR CVD法によりTi30nm、
TiN100nmの成膜を行っている。この場合は基板
は420℃に加熱され、反応圧力は1mTorrであ
る。Ti,TiNの成膜を行った後には、窒素雰囲気中
で760℃、30秒間の熱処理を行った後、ブランケッ
トタングステンCVD法及びエッチングバック法により
コンタクトホールの埋め込み、最後にアルミニウム配線
を形成しコンタクト抵抗の測定を行っている。これらの
結果によればコンタクトの開口径が0.7μmと比較的
大きな場合にはN+ 拡散層上とP+ 拡散層上ではさほど
抵抗値に差が現れないが、コンタクト開口径が0.6μ
m以下になると次第にN+ コンタクトとP+ コンタクト
で抵抗値に差が出ている。
mとさらに深く、開口径が0.35μmまでとさらに微
細なコンタクトについて詳細な考察を行った結果、図7
に示すように開口径が小さくなるほどN+ コンタクトと
P+ コンタクトで抵抗値の差が大きくなることが判明し
た。さらに検討を行った結果、この方法ではフッ酸によ
る処理のみを行った場合には、図8に示すように、同等
の効果しか得られないことがわかった。
ECRプラズマを処理を加えた前処理法が提案されてい
る。例えば、第42回応用物理学関係連合講演会講演予
稿集29p−K−18。この報告によればArECRの
プラズマにより、P+ 拡散層上でもウェット処理の場合
よりも低抵抗な結果を得ているが、N+ 拡散層上と比べ
るとまだかなり高い値をとっており、デバイスの特性の
劣化は防ぐことができない。
示した方法によれば、コンタクトホール底部の自然酸化
膜のエッチング時に、二酸化シリコンなどの層間絶縁膜
とのエッチング選択比が悪く、コンタクトホールの側壁
までエッチングされ、開口径が拡大されてしまう問題が
生じる。このことは、微細化、集積化を妨げるだけでな
く、配線の短絡や接合リークの原因にもなり信頼性を低
下させる。さらにこの方法ではP+ 拡散層上の自然酸化
膜やエッチング残留物などを十分に除去することができ
ず、P+ 拡散層でコンタクト抵抗がN+ 拡散層ほど低く
はおさえられない問題が生じる。このこともデバイスの
電気特性を悪化につながる。
のP+ 拡散層に対してもコンタクト抵抗を低減して電気
特性の安定化を図ったコンタクト構造を備える半導体装
置の製造方法を提供することにある。
導体基板の主面に導電体層を形成し、この導電体層を露
呈させるコンタクトホールを開口した後に、露呈された
導電体層の表面に薄い酸化膜を形成し、この酸化膜及び
前記導電体の表面を少なくとも水素を含むプラズマを用
いてエッチングする工程を含んでおり、しかる上でコン
タクトホール内に金属を埋め込んでコンタクトホール構
造を形成することを特徴としている。
ンと水素のプラズマで除去することが好ましい。また、
酸化膜を除去する工程から金属を埋め込む工程までの処
理を同一の処理装置内で行うことも好ましい。さらに、
金属を埋め込む工程が選択CVD成長であることも特徴
の1つである。
参照して説明する。図1及び図2は本発明による半導体
装置の製造方法の第1の実施形態について工程順に示し
た縦断面図である。先ず、図1(a)のように、シリコ
ン基板1上にリソグラフィ技術と選択酸化法によりLO
COS酸化膜2を形成後、図1(b)のように、二フッ
化ホウ素を70KeV,ドーズ量5×1015cm-2でイ
オン注入し、900℃で活性化処理を行い、P+ 型の導
電体領域3を形成し、その上に層間絶縁膜4を例えば
1.5μm形成し、リソグラフィ技術によりコンタクト
ホールを開口する。このとき、前記導電体領域3の表面
には、イオン注入によるダメージ層や自然酸化膜3aが
生じてしまう。その後、図1(c)のようにコンタクト
ホールの底部、すなわち前記導電体領域3の表面に2か
ら4nmの厚さに、例えば酸素プラズマ処理を用いて酸
化膜5を形成する。ここでは酸素プラズマ処理を用いた
が、薄い酸化膜を形成でき、かつドライな方法であれば
どのような手段でもよい。
基板を例えば0.8Torrの真空度に保たれた処理室
内で300℃程度に加熱して、290sccmのアルゴ
ンと100sccmの水素を流し、その混合ガスの活性
なプラズマにより前記酸化膜5と導電体領域3の表面を
2〜10nmエッチングする。その後、CVDチャンバ
に半導体基板を移す。この操作は大気解放することなし
で行うことにより、前記エッチングした領域に自然酸化
膜が再生成されることを防止することができる。
を50mTorrに保った装置で、基板温度300℃で
20sccmの六フッ化タングステンと12sccmの
シランで2分30秒間シラン還元することによりにより
タングステン6をコンタクトホール内のみ選択的に成長
させる。さらに、その上に図2(b)のように、スパッ
タ法によりアルミニウム7を全面に堆積させ、図2
(c)のようにリソグラフィ技術によりアルミニウム7
を配線層としてパターニングする。
造では、導電体領域3の表面に一旦酸化膜5を形成した
後、この酸化膜5を水素を含むプラズマによりエッチン
グ除去することで、コンタクトホール開口時に形成され
た自然酸化膜やダメージ層3aの部分、更にエッチング
残留物を除去することができる。また、酸化膜5をエッ
チングしてからコンタクトホールに金属を成長させるま
での間に酸素雰囲気に晒されることがなく自然酸化膜の
形成が抑制される。これにより、層間絶縁膜4に開口さ
れたコンタクトホールの径寸法を増大することなく導電
体領域3がP+拡散層の場合においても、N+ 拡散層と
同等の低抵抗なコンタクト抵抗を得ることが可能とな
る。
れたP+ 拡散層とN+ 拡散層におけるコンタクト抵抗を
示しており、コンタクトホールが微細化された場合でも
両者間にコンタクト抵抗の差が殆ど生じていないことが
確認された。
タングステン6を形成したが、接合深さの浅い半導体装
置ではエッチング後に、再度二フッ化ホウ素注入を行う
ことにより、より安定した電気特性を得ることができ
る。また、本実施例ではコンタクトホール底部のエッチ
ングとメタル成膜を別チャンバにより行ったが、同一チ
ャンバーで行うことによりさらにスループットを向上さ
せることができる。
図面を参照しながら説明する。図4及び図5は第2の実
施形態を工程順に示した縦断面図である。先ず、図4
(a)のように、シリコン基板1上にリソグラフィ技術
と選択酸化法によりLOCOS酸化膜2を形成後、二フ
ッ化ホウ素を70KeV,ドーズ量5×1015cm-2で
イオン注入し、900℃で活性化処理を行い導電体領域
3を形成し、その上に層間絶縁膜4を例えば1.5μm
形成してリソグラフィ技術によりコンタクトホールを開
口する。次いで、図4(b)に示すように導電体領域3
上に酸素プラズマ処理で酸化膜5を2〜4nm形成す
る。この酸化膜5はCVD法などによって形成してもよ
い。
ずに、真空チャンバ内で次工程を行う。すなわち、図4
(c)に示すように基板1を600℃に加熱して、29
0sccmのアルゴンと100sccmの水素を流し、
その混合ガスの活性なプラズマにより導電体領域3と表
面の酸化膜5を2〜10nmエッチングする。この条件
でのエッチング速度は4nm/分であるため制御性よく
異方性のエッチングが可能となるため浅い拡散層にも対
応可能である。この基板に図4(d)に示すように、例
えばシリコン基板1を600℃に加熱して四塩化チタン
の水素還元によるプラズマCVD法でチタン8を10n
m、次いでプラズマ中に窒素を添加することによるプラ
ズマCVD法により、窒化チタン9を50nmそれぞれ
全面に連続的に堆積させる。これらの温度ではチタンは
急速加熱することの必要はなく、選択的にシリコン基板
とケイ化物10を形成する。前処理からTiNまでのプ
ロセスはCVDチャンバで行うことができる。
化タングステンの水素還元法によりタングステン11を
全面に堆積することにより、図5(a)に示すようにコ
ンタクトホールにタングステン11を埋め込む。次いで
図5(b)に示すようにタングステン11をエッチング
バックによりコンタクトホール内にのみ残す。次いで、
図5(c)のように、その上にアルミニウム12をスパ
ッタ等の方法により全面に堆積し、かつ図5(d)に示
すようにリソグラフィ技術により配線層としてパターニ
ングする。
と同様に、導電体領域3の表面に形成した薄い酸化膜5
を、水素を含むプラズマによりエッチング除去すること
で、導電体領域3の表面に生じている自然酸化膜とダメ
ージ層3aを除去し、かつ同時にエッチング残留物を除
去することが可能となり、導電体領域3がP+ 拡散層と
して構成されている場合でもそのコンタクト抵抗を低減
することが可能となる。
と窒化チタン9を堆積した後に急速加熱を行ったが、チ
タンを堆積後に急速加熱を行ってもよい。さらに本発明
ではタングステン11をエッチングしているが、そのま
まパターニングしてもよい。
クトホール内の導電体層の表面に薄い酸化膜を形成して
から水素を含むプラズマ処理を行って前記酸化膜及び導
電体層の表面のエッチングを行うので、P+ 拡散層にお
いても、基板表面のダメージ層、及び自然酸化膜やエッ
チング残留物を制御よく除去することができ、N+ 拡散
層と同等の低抵抗なコンタクト抵抗を得ることができ
る。したがって、コンタクトホールの径寸法を拡大する
ことなく、微細寸法でかつコンタクト抵抗の低いコンタ
クトホールが製造できる。また、プラズマ処理から金属
の充填工程までの工程を同一装置内で行うことができる
ため、その間の自然酸化膜の生成が生じることはなく、
しかも短時間で前処理が可能であるためにスループット
の向上も見込まれる。
のその1である。
のその2である。
ンタクト抵抗を示す図である。
のその1である。
のその2である。
タクト抵抗を示す図である。
ホールのコンタクト抵抗を示す図である。
Claims (5)
- 【請求項1】 半導体基板の主面に導電体層を形成する
工程と、この導電体層を覆うように絶縁膜を形成し、か
つこの絶縁膜に前記導電体層を露呈させるコンタクトホ
ールを開口する工程と、露呈された前記導電体層の表面
に薄い酸化膜を形成する工程と、前記酸化膜及び前記導
電体層の表面を少なくとも水素を含むプラズマを用いて
エッチングする工程と、コンタクトホール内に金属を埋
め込む工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項2】 アルゴンと水素のプラズマで前記酸化膜
及び導電体の表面を除去する請求項1に記載の半導体装
置の製造方法。 - 【請求項3】 前記導電体層が高濃度P型不純物層であ
る請求項1または2に記載の半導体装置の製造方法。 - 【請求項4】 前記酸化膜を除去する工程から前記金属
を埋め込む工程までを同一の処理装置内で行う請求項1
ないし3のいずれかに記載の半導体装置の製造方法。 - 【請求項5】 前記金属を埋め込む工程が選択CVD成
長法である請求項1ないし4のいずれかに記載の半導体
装置の製造方法。
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US6872429B1 (en) * | 1997-06-30 | 2005-03-29 | Applied Materials, Inc. | Deposition of tungsten nitride using plasma pretreatment in a chemical vapor deposition chamber |
TW507015B (en) * | 1997-12-02 | 2002-10-21 | Applied Materials Inc | In-situ, preclean of wafers prior to a chemical vapor deposition titanium deposition step |
KR100274337B1 (ko) * | 1997-12-31 | 2001-02-01 | 김영환 | 반도체소자의제조방법 |
US6576547B2 (en) * | 1998-03-05 | 2003-06-10 | Micron Technology, Inc. | Residue-free contact openings and methods for fabricating same |
US6320261B1 (en) * | 1998-04-21 | 2001-11-20 | Micron Technology, Inc. | High aspect ratio metallization structures for shallow junction devices, and methods of forming the same |
US6232219B1 (en) * | 1998-05-20 | 2001-05-15 | Micron Technology, Inc. | Self-limiting method of reducing contamination in a contact opening, method of making contacts and semiconductor devices therewith, and resulting structures |
JP3956499B2 (ja) * | 1998-09-07 | 2007-08-08 | ソニー株式会社 | 半導体装置の製造方法 |
US6303500B1 (en) * | 1999-02-24 | 2001-10-16 | Micron Technology, Inc. | Method and apparatus for electroless plating a contact pad |
US20030015496A1 (en) * | 1999-07-22 | 2003-01-23 | Sujit Sharan | Plasma etching process |
US6090707A (en) * | 1999-09-02 | 2000-07-18 | Micron Technology, Inc. | Method of forming a conductive silicide layer on a silicon comprising substrate and method of forming a conductive silicide contact |
US20050022839A1 (en) * | 1999-10-20 | 2005-02-03 | Savas Stephen E. | Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing |
US6285038B1 (en) | 2000-03-01 | 2001-09-04 | Micron Technology, Inc. | Integrated circuitry and DRAM integrated circuitry |
US6429126B1 (en) * | 2000-03-29 | 2002-08-06 | Applied Materials, Inc. | Reduced fluorine contamination for tungsten CVD |
US6921708B1 (en) * | 2000-04-13 | 2005-07-26 | Micron Technology, Inc. | Integrated circuits having low resistivity contacts and the formation thereof using an in situ plasma doping and clean |
CN1205035C (zh) * | 2000-05-24 | 2005-06-08 | 西尔弗布鲁克研究有限公司 | 带有外装控制器的移动喷嘴的喷墨打印头 |
JP4910231B2 (ja) * | 2000-10-25 | 2012-04-04 | ソニー株式会社 | 半導体装置の製造方法 |
KR100382725B1 (ko) * | 2000-11-24 | 2003-05-09 | 삼성전자주식회사 | 클러스터화된 플라즈마 장치에서의 반도체소자의 제조방법 |
KR100434697B1 (ko) * | 2001-09-05 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
US6744105B1 (en) * | 2003-03-05 | 2004-06-01 | Advanced Micro Devices, Inc. | Memory array having shallow bit line with silicide contact portion and method of formation |
JP2004342632A (ja) * | 2003-05-13 | 2004-12-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
KR100518228B1 (ko) | 2003-05-21 | 2005-10-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
KR100555505B1 (ko) * | 2003-07-09 | 2006-03-03 | 삼성전자주식회사 | 실리사이드층의 증착 및 제거에 의해서 콘택홀 바닥에서확장된 오픈 선폭을 구현하는 연결 콘택 형성 방법 |
US20070186953A1 (en) * | 2004-07-12 | 2007-08-16 | Savas Stephen E | Systems and Methods for Photoresist Strip and Residue Treatment in Integrated Circuit Manufacturing |
DE102005004409B4 (de) * | 2005-01-31 | 2011-01-20 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Erhöhung der Prozessflexibilität während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika mit kleinem ε |
JP4738178B2 (ja) * | 2005-06-17 | 2011-08-03 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP2007266482A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 生産システム及び電子装置の製造方法 |
US20080076246A1 (en) * | 2006-09-25 | 2008-03-27 | Peterson Brennan L | Through contact layer opening silicide and barrier layer formation |
EP2091070A1 (en) * | 2008-02-13 | 2009-08-19 | S.O.I. TEC Silicon | Semiconductor substrate surface preparation method |
CN104091762A (zh) * | 2014-07-16 | 2014-10-08 | 上海先进半导体制造股份有限公司 | 双极型晶体管的制备方法 |
CN105529253B (zh) * | 2014-09-29 | 2018-07-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
TWI619283B (zh) * | 2016-05-30 | 2018-03-21 | 旺宏電子股份有限公司 | 電阻式記憶體元件及其製作方法與應用 |
JP7366019B2 (ja) * | 2017-12-14 | 2023-10-20 | アプライド マテリアルズ インコーポレイテッド | エッチング残留物の少ない金属酸化物のエッチング方法 |
CN108630527B (zh) | 2018-06-20 | 2020-08-14 | 矽力杰半导体技术(杭州)有限公司 | 一种接触孔的清洗方法 |
CN114141631A (zh) * | 2020-09-03 | 2022-03-04 | 长鑫存储技术有限公司 | 金属连线的制备方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4517225A (en) * | 1983-05-02 | 1985-05-14 | Signetics Corporation | Method for manufacturing an electrical interconnection by selective tungsten deposition |
JPH0611038B2 (ja) * | 1987-08-07 | 1994-02-09 | 日本電気株式会社 | 表面処理方法 |
JP2538607B2 (ja) * | 1987-08-24 | 1996-09-25 | 富士通株式会社 | 気相成長法 |
JPH0353532A (ja) * | 1989-07-21 | 1991-03-07 | Sony Corp | 多層配線形成方法 |
JPH043419A (ja) * | 1990-04-20 | 1992-01-08 | Olympus Optical Co Ltd | 半導体装置の製造方法 |
JPH04286115A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH0653165A (ja) * | 1992-07-28 | 1994-02-25 | Sony Corp | メタルプラグの形成方法 |
JPH06132404A (ja) * | 1992-10-20 | 1994-05-13 | Fujitsu Ltd | 半導体の多層配線方法 |
JPH06236883A (ja) * | 1993-02-10 | 1994-08-23 | Oki Electric Ind Co Ltd | 半導体素子用の配線形成方法 |
JP3191477B2 (ja) * | 1993-03-03 | 2001-07-23 | ソニー株式会社 | 配線構造およびその製造方法 |
JPH0799178A (ja) * | 1993-09-28 | 1995-04-11 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH07169834A (ja) * | 1993-12-14 | 1995-07-04 | Kawasaki Steel Corp | 層間接続孔の埋め込み方法 |
JP3328416B2 (ja) * | 1994-03-18 | 2002-09-24 | 富士通株式会社 | 半導体装置の製造方法と製造装置 |
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