JP2973654B2 - 静止形補助リレー回路 - Google Patents
静止形補助リレー回路Info
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- JP2973654B2 JP2973654B2 JP3305792A JP30579291A JP2973654B2 JP 2973654 B2 JP2973654 B2 JP 2973654B2 JP 3305792 A JP3305792 A JP 3305792A JP 30579291 A JP30579291 A JP 30579291A JP 2973654 B2 JP2973654 B2 JP 2973654B2
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- 230000003068 static effect Effects 0.000 title description 3
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 14
- 238000011084 recovery Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、入出力間を光素子で電
気絶縁し、出力段半導体素子にオン・オフ出力を得る静
止形補助リレー回路に関する。
気絶縁し、出力段半導体素子にオン・オフ出力を得る静
止形補助リレー回路に関する。
【０００２】
【従来の技術】図２は従来の回路図を示す。オン・オフ
入力信号は限流抵抗１を通してフオトカプラ２の入力素
子に印加される。フオトカプラ２の出力素子電圧Ｖ
inは、抵抗３を通して出力素子になるＦＥＴ４のゲート
に印加される。ＦＥＴ４のゲート・ソース間には時定数
回路としての抵抗５とコンデンサ６の並列回路が設けら
れる。
入力信号は限流抵抗１を通してフオトカプラ２の入力素
子に印加される。フオトカプラ２の出力素子電圧Ｖ
inは、抵抗３を通して出力素子になるＦＥＴ４のゲート
に印加される。ＦＥＴ４のゲート・ソース間には時定数
回路としての抵抗５とコンデンサ６の並列回路が設けら
れる。
【０００３】上述の構成において、入力信号のオン・オ
フに対するＦＥＴ４のオン・オフ出力になる動作時間Ｔ
OP及び復帰時間ＴREは以下のようになる。
フに対するＦＥＴ４のオン・オフ出力になる動作時間Ｔ
OP及び復帰時間ＴREは以下のようになる。
【０００４】 ＴOP＝−（Ｃ6＋ＣSS）×（Ｒ3//Ｒ5）ｌn（１−Ｖ2/Ｖ1） 但し、Ｖ1＝Ｖsn（Ｒ3/（Ｒ2＋Ｒ3）） Ｃ6 ：コンデンサ６の容量 ＣSS：ＦＥＴの入力容量 Ｒ3 ：抵抗３の抵抗値 Ｒ5 ：抵抗５の抵抗値 Ｖ2 ：ＦＥＴの動作電圧（スレッショールド） ＴRE＝−（Ｃ6＋ＣSS）×Ｒ5×ｌn（Ｖ3/Ｖ1） 但し、Ｖ3：ＦＥＴの復帰電圧
【０００５】
【発明が解決しようとする課題】従来の補助リレー回路
において、フオトカプラ２はその出力容量が小さいた
め、抵抗３と５の抵抗値Ｒ3，Ｒ5は Ｒ3＜＜Ｒ5 とする必要がある。このため、動作時間ＴOPと復帰時間
ＴREには ＴOP＜ＴRE となるのが一般的であり、ＴOP＞ＴREとすることができ
ない問題があった。
において、フオトカプラ２はその出力容量が小さいた
め、抵抗３と５の抵抗値Ｒ3，Ｒ5は Ｒ3＜＜Ｒ5 とする必要がある。このため、動作時間ＴOPと復帰時間
ＴREには ＴOP＜ＴRE となるのが一般的であり、ＴOP＞ＴREとすることができ
ない問題があった。
【０００６】また、動作時間ＴOPに短い時間を得るには
コンデンサ６の容量Ｃ6を小さくすることになるが、こ
の容量が小さくなるとＦＥＴ４の入力容量ＣSSのバラツ
キによって所期の特性を得る設計が難しくなる。逆に、
抵抗３の抵抗値Ｒ3を小さくして容量Ｃ6をＣSSより十分
に大きくすると、復帰時間ＴREを大きくしてしまい、Ｔ
OP＜＜ＴREとなって復帰時間との間に所期のものが得ら
れなくなる。
コンデンサ６の容量Ｃ6を小さくすることになるが、こ
の容量が小さくなるとＦＥＴ４の入力容量ＣSSのバラツ
キによって所期の特性を得る設計が難しくなる。逆に、
抵抗３の抵抗値Ｒ3を小さくして容量Ｃ6をＣSSより十分
に大きくすると、復帰時間ＴREを大きくしてしまい、Ｔ
OP＜＜ＴREとなって復帰時間との間に所期のものが得ら
れなくなる。
【０００７】本発明の目的は、動作時間と復帰時間の大
小関係及び値設定を任意する静止形補助リレー回路を提
供することにある。
小関係及び値設定を任意する静止形補助リレー回路を提
供することにある。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するため、オン・オフ入力信号を電気絶縁して取込む
フオトカプラと、前記フオトカプラの出力素子に並列に
設けられるコンデンサと第１の抵抗との並列回路及び該
並列回路に直列接続される第２の抵抗と、前記フオトカ
プラの出力素子と出力用半導体素子のゲート間に設けら
れ前記第１の抵抗と第２の抵抗との接続点電圧によって
オンして半導体素子をオフさせるトランジスタと、前記
トランジスタのコレクタとエミッタ間に設けられ前記半
導体素子をオンさせる電流路を形成するダイオードと備
えたことを特徴とする。
決するため、オン・オフ入力信号を電気絶縁して取込む
フオトカプラと、前記フオトカプラの出力素子に並列に
設けられるコンデンサと第１の抵抗との並列回路及び該
並列回路に直列接続される第２の抵抗と、前記フオトカ
プラの出力素子と出力用半導体素子のゲート間に設けら
れ前記第１の抵抗と第２の抵抗との接続点電圧によって
オンして半導体素子をオフさせるトランジスタと、前記
トランジスタのコレクタとエミッタ間に設けられ前記半
導体素子をオンさせる電流路を形成するダイオードと備
えたことを特徴とする。
【０００９】
【作用】本発明によれば、フオトカプラの出力素子と出
力用半導体素子間にトランジスタを設けることにより、
半導体素子をオフさせる動作時間を該トランジスタのオ
ンまでの時間、即ちコンデンサと第１、第２の抵抗によ
る時定数に依存させる。
力用半導体素子間にトランジスタを設けることにより、
半導体素子をオフさせる動作時間を該トランジスタのオ
ンまでの時間、即ちコンデンサと第１、第２の抵抗によ
る時定数に依存させる。
【００１０】また、トランジスタのコレクタとエミッタ
間にダイオードを設けることにより、半導体素子をオン
させる復帰時間を半導体素子の入力容量又は外付けコン
デンサ容量と第１、第２の抵抗による時定数に依存させ
る。
間にダイオードを設けることにより、半導体素子をオン
させる復帰時間を半導体素子の入力容量又は外付けコン
デンサ容量と第１、第２の抵抗による時定数に依存させ
る。
【００１１】
【実施例】図１は本発明の一実施例を示す回路図であ
り、図２と同じものは同一符号で示す。フオトカプラ２
の出力素子には並列に、コンデンサ７と抵抗８の並列回
路とこれに直列の抵抗９が設けられる。また、フオトカ
プラ２の出力素子とＦＥＴ４のゲート間にはスイッチ手
段になるＰＮＰ型トランジスタ１０のエミッタ・コレク
タ間が接続され、該トランジスタ１０のベースが抵抗８
と抵抗９の接続点に接続される。さらに、トランジスタ
１０のコレクタからエミッタに向けて順方向にダイオー
ド１１が設けられてＦＥＴをオンさせる電流路が形成さ
れる。
り、図２と同じものは同一符号で示す。フオトカプラ２
の出力素子には並列に、コンデンサ７と抵抗８の並列回
路とこれに直列の抵抗９が設けられる。また、フオトカ
プラ２の出力素子とＦＥＴ４のゲート間にはスイッチ手
段になるＰＮＰ型トランジスタ１０のエミッタ・コレク
タ間が接続され、該トランジスタ１０のベースが抵抗８
と抵抗９の接続点に接続される。さらに、トランジスタ
１０のコレクタからエミッタに向けて順方向にダイオー
ド１１が設けられてＦＥＴをオンさせる電流路が形成さ
れる。
【００１２】本実施例において、動作時間ＴOPはトラン
ジスタ１０がオンするまでの時間、即ち抵抗８，９の抵
抗値Ｒ8，Ｒ9とコンデンサ７の容量Ｃ7によって決ま
り、ＦＥＴ４の入力容量ＣSSには依存しない。この動作
時間ＴOPは、ＦＥＴ４の入力インピーダンスＲ4がＲ4＞
＞Ｒ8＋Ｒ9とすると、次式になる。
ジスタ１０がオンするまでの時間、即ち抵抗８，９の抵
抗値Ｒ8，Ｒ9とコンデンサ７の容量Ｃ7によって決ま
り、ＦＥＴ４の入力容量ＣSSには依存しない。この動作
時間ＴOPは、ＦＥＴ４の入力インピーダンスＲ4がＲ4＞
＞Ｒ8＋Ｒ9とすると、次式になる。
【００１３】 ＴOP＝−Ｃ7×（Ｒ8//Ｒ9）×ｌn（１−ＶBE/Ｖ1） 但し、Ｖ1＝Ｖin（Ｒ8/（Ｒ8＋Ｒ9）） ＶBE：トランジスタ１０のベース・エミッタ間電圧 一方、復帰時間ＴREはダイオード１１が導通して入力容
量ＣSSの電荷を放電するまでの時間、即ち抵抗８，９の
抵抗値Ｒ8，Ｒ9と入力容量ＣSSによって決まり、コンデ
ンサ７の容量Ｃ7には依存しない。この復帰時間Ｔ
REは、 ＴRE＝−ＣSS×（Ｒ8＋Ｒ9）×ｌn（Ｖ3/Ｖ1） となる。
量ＣSSの電荷を放電するまでの時間、即ち抵抗８，９の
抵抗値Ｒ8，Ｒ9と入力容量ＣSSによって決まり、コンデ
ンサ７の容量Ｃ7には依存しない。この復帰時間Ｔ
REは、 ＴRE＝−ＣSS×（Ｒ8＋Ｒ9）×ｌn（Ｖ3/Ｖ1） となる。
【００１４】従って、本実施例によれば、動作時間ＴOP
と復帰時間ＴREを夫々異なる容量Ｃ7，ＣSSによって決
定でき、ＴOP＞＝ＴREになる回路構成及びＴOP＜ＴREの
構成にも任意に設定できる。
と復帰時間ＴREを夫々異なる容量Ｃ7，ＣSSによって決
定でき、ＴOP＞＝ＴREになる回路構成及びＴOP＜ＴREの
構成にも任意に設定できる。
【００１５】また、動作時間ＴOPはコンデンサ７の容量
に依存するため、ＦＥＴ４の入力容量ＣSSのバラツキに
影響されることなく確実にしかも短時間から長時間まで
広範囲に設定できる。
に依存するため、ＦＥＴ４の入力容量ＣSSのバラツキに
影響されることなく確実にしかも短時間から長時間まで
広範囲に設定できる。
【００１６】なお、復帰時間ＴREはＦＥＴ４の入力容量
ＣSSに依存するため、そのバラツキが設計値とずれるこ
とがあるが、ＦＥＴ４のゲート・ソース間に外付けコン
デンサを付加する構成にして入力容量ＣSSのバラツキに
よる影響を抑制することができる。
ＣSSに依存するため、そのバラツキが設計値とずれるこ
とがあるが、ＦＥＴ４のゲート・ソース間に外付けコン
デンサを付加する構成にして入力容量ＣSSのバラツキに
よる影響を抑制することができる。
【００１７】以上までの本実施例において、出力素子と
してＦＥＴを使用する場合を示すが、これはトランジス
タやサイリスタなどの他の半導体素子に置換して同等の
作用効果を得ることができる。
してＦＥＴを使用する場合を示すが、これはトランジス
タやサイリスタなどの他の半導体素子に置換して同等の
作用効果を得ることができる。
【００１８】
【発明の効果】以上のとおり、本発明によれば、フオト
カプラの出力素子と出力用半導体素子のゲート間にオフ
用トランジスタとオン用ダイオードを設け、出力素子側
と半導体素子側との両コンデンサの容量によって動作時
間と復帰時間が個別に設定できるようにしたため、動作
時間と復帰時間をリレー回路に要求される任意の時間設
定ができる効果がある。
カプラの出力素子と出力用半導体素子のゲート間にオフ
用トランジスタとオン用ダイオードを設け、出力素子側
と半導体素子側との両コンデンサの容量によって動作時
間と復帰時間が個別に設定できるようにしたため、動作
時間と復帰時間をリレー回路に要求される任意の時間設
定ができる効果がある。
【図１】実施例の回路図。
【図２】従来の回路図。
２…フオトカプラ、４…ＦＥＴ、７…コンデンサ、８，
９…抵抗、１０…トランジスタ、１１…ダイオード。
９…抵抗、１０…トランジスタ、１１…ダイオード。
Claims (1)
- 【請求項１】 オン・オフ入力信号を電気絶縁して取込
むフオトカプラと、 前記フオトカプラの出力素子に並列に設けられるコンデ
ンサと第１の抵抗との並列回路及び該並列回路に直列接
続される第２の抵抗と、 前記フオトカプラの出力素子と出力用半導体素子のゲー
ト間に設けられ前記第１の抵抗と第２の抵抗との接続点
電圧によってオンして半導体素子をオフさせるトランジ
スタと、 前記トランジスタのコレクタとエミッタ間に設けられ前
記半導体素子をオンさせる電流路を形成するダイオード
と、 を備えたことを特徴とする静止形補助リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305792A JP2973654B2 (ja) | 1991-11-21 | 1991-11-21 | 静止形補助リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305792A JP2973654B2 (ja) | 1991-11-21 | 1991-11-21 | 静止形補助リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145392A JPH05145392A (ja) | 1993-06-11 |
| JP2973654B2 true JP2973654B2 (ja) | 1999-11-08 |
Family
ID=17949416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305792A Expired - Fee Related JP2973654B2 (ja) | 1991-11-21 | 1991-11-21 | 静止形補助リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973654B2 (ja) |
-
1991
- 1991-11-21 JP JP3305792A patent/JP2973654B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05145392A (ja) | 1993-06-11 |
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Legal Events
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