JP2954559B2 - 配線基板の電極構造 - Google Patents
配線基板の電極構造Info
- Publication number
- JP2954559B2 JP2954559B2 JP9369556A JP36955697A JP2954559B2 JP 2954559 B2 JP2954559 B2 JP 2954559B2 JP 9369556 A JP9369556 A JP 9369556A JP 36955697 A JP36955697 A JP 36955697A JP 2954559 B2 JP2954559 B2 JP 2954559B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating sheet
- electrode
- wiring board
- conductive
- electrode structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10125—Reinforcing structures
- H01L2224/10126—Bump collar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【0001】
【発明の属する技術分野】本発明はICに貼り合せてI
Cの外部接点を形成するインターポーザ基板等として好
適な配線基板の電極構造に関する。
Cの外部接点を形成するインターポーザ基板等として好
適な配線基板の電極構造に関する。
【0002】
【従来の技術】従来よりICの接点を配線回路基板やI
Cソケットとの接続に適したピッチ、又は形態に変換す
る手段としてインターポーザ基板が用いられている。
Cソケットとの接続に適したピッチ、又は形態に変換す
る手段としてインターポーザ基板が用いられている。
【0003】例えば従来は図10に示すように、ポリイ
ミド樹脂シートから成るインターポーザ基板2をIC1
の表面に接着剤3を介して貼り合せ、該インターポーザ
基板2の内表面(貼り合せ面側の表面)に形成された導
電路4の端部とIC1の接点6間をワイヤボンディング
法により微細配線7を介して接続し、IC1及び配線7
を密封材8で埋め保護している。
ミド樹脂シートから成るインターポーザ基板2をIC1
の表面に接着剤3を介して貼り合せ、該インターポーザ
基板2の内表面(貼り合せ面側の表面)に形成された導
電路4の端部とIC1の接点6間をワイヤボンディング
法により微細配線7を介して接続し、IC1及び配線7
を密封材8で埋め保護している。
【0004】次にインターポーザ基板2に予じめ穿けら
れた多数の貫通孔9内に半田を充填してそのインターポ
ーザ基板内表面側の内端部10b′を上記基板内表面上
に存する上記配線パターン4に融着しIC1との接続を
図ると共に、インターポーザ基板外表面において上記半
田10a′を盛り上げて配線回路基板と接続する半田ボ
ール10c′を形成している。
れた多数の貫通孔9内に半田を充填してそのインターポ
ーザ基板内表面側の内端部10b′を上記基板内表面上
に存する上記配線パターン4に融着しIC1との接続を
図ると共に、インターポーザ基板外表面において上記半
田10a′を盛り上げて配線回路基板と接続する半田ボ
ール10c′を形成している。
【0005】即ち、上記従来例は上記インターポーザ基
板2の貫通孔9内に半田10a′を充填することにより
同基板2の母材内に多点配置された導電子10aを形成
し、該各導電子10aの上記インターポーザ基板内表面
側の内端部10b′に上記IC1と接続する内部接点部
10bを形成し、各導電子10aの上記インターポーザ
基板外表面側の外端部に配線回路基板と接続する外部接
点部10cを形成している。
板2の貫通孔9内に半田10a′を充填することにより
同基板2の母材内に多点配置された導電子10aを形成
し、該各導電子10aの上記インターポーザ基板内表面
側の内端部10b′に上記IC1と接続する内部接点部
10bを形成し、各導電子10aの上記インターポーザ
基板外表面側の外端部に配線回路基板と接続する外部接
点部10cを形成している。
【0006】
【発明が解決しようとする課題】而して上記従来の接点
変換構造においてはインターポーザ基板を形成するポリ
イミド樹脂シートにレーザ加工、エッチング加工等によ
り無数の孔穿け加工を行なわねばならないため、非常に
コスト高となる。又高度の孔穿け技術と工程及び設備増
を招く問題を有している。
変換構造においてはインターポーザ基板を形成するポリ
イミド樹脂シートにレーザ加工、エッチング加工等によ
り無数の孔穿け加工を行なわねばならないため、非常に
コスト高となる。又高度の孔穿け技術と工程及び設備増
を招く問題を有している。
【0007】又貫通孔間のピッチ縮小には限界があり、
これが導電路の微小ピッチ化を妨げ、従ってICの接点
の微小ピッチ化に対応し難い問題を有している。
これが導電路の微小ピッチ化を妨げ、従ってICの接点
の微小ピッチ化に対応し難い問題を有している。
【0008】
【課題を解決するための手段】本発明は上記問題を適切
に解決する。その手段として、液晶ポリマーに代表され
る絶縁シートの一方表面に延在せる導電路の局部を絶縁
シートの他方表面へ向け曲げ込んで突曲部を形成し、該
突曲部の頂部に絶縁シートの他方表面に配される電極を
形成した配線基板の電極構造を提供する。
に解決する。その手段として、液晶ポリマーに代表され
る絶縁シートの一方表面に延在せる導電路の局部を絶縁
シートの他方表面へ向け曲げ込んで突曲部を形成し、該
突曲部の頂部に絶縁シートの他方表面に配される電極を
形成した配線基板の電極構造を提供する。
【0009】上記配線基板においては導電路を同シート
の一方表面側から他方表面側に単に曲げ込んで、その頂
部に電極を形成する極めて簡単な方法で電極形成が可能
であり、導電路の微小ピッチ化を容易にして、ICの接
点の微小ピッチ化に有効に対処でき、又逆に電極のラン
ド径を充分に確保できる。
の一方表面側から他方表面側に単に曲げ込んで、その頂
部に電極を形成する極めて簡単な方法で電極形成が可能
であり、導電路の微小ピッチ化を容易にして、ICの接
点の微小ピッチ化に有効に対処でき、又逆に電極のラン
ド径を充分に確保できる。
【0010】上記突曲部の頂部の電極は下記に例示の構
成を有する。
成を有する。
【0011】上記突曲部の頂部を絶縁シートの他方表
面に露出させて平坦なランド面を形成し、この平坦なラ
ンド面で上記電極を形成する。
面に露出させて平坦なランド面を形成し、この平坦なラ
ンド面で上記電極を形成する。
【0012】上記絶縁シートの他方表面に上記突曲部
と対応して導電ペーストを点状に埋め込み、該導電ペー
ストはこの埋め込み部において突曲部の頂部に接合さ
れ、加えて該導電ペーストは上記絶縁シートの他方表面
において平坦なランド面を形成し、該平坦ランド面で上
記電極を組成する。
と対応して導電ペーストを点状に埋め込み、該導電ペー
ストはこの埋め込み部において突曲部の頂部に接合さ
れ、加えて該導電ペーストは上記絶縁シートの他方表面
において平坦なランド面を形成し、該平坦ランド面で上
記電極を組成する。
【0013】上記導電ペーストの平坦ランド面又は突
曲部の頂面の平坦ランド面にメッキ層を施して又は半田
ボールを付設して上記電極を組成する。 上記各例示に
おいて、上記突曲部の曲げ込み側に形成された凹所内に
は絶縁材又は導電金属材から成るバックアップ材を充填
する。
曲部の頂面の平坦ランド面にメッキ層を施して又は半田
ボールを付設して上記電極を組成する。 上記各例示に
おいて、上記突曲部の曲げ込み側に形成された凹所内に
は絶縁材又は導電金属材から成るバックアップ材を充填
する。
【0014】上記電極構造によればマザーボード等の電
子部品と接続するための平坦なランド面の面積を充分に
確保し、メッキ層形成面積やボール形成面積を確保す
る。又逆に突曲部の曲げ込み側においては突曲部の曲げ
込み径の選択の自由度が高く、例えば0.1ミリや0.
2ミリ程度の曲げ込み径にすることも可能であり、よっ
て導電路の高密度・微細化、ICの接点の極小ピッチ化
に有効に応えることができる。
子部品と接続するための平坦なランド面の面積を充分に
確保し、メッキ層形成面積やボール形成面積を確保す
る。又逆に突曲部の曲げ込み側においては突曲部の曲げ
込み径の選択の自由度が高く、例えば0.1ミリや0.
2ミリ程度の曲げ込み径にすることも可能であり、よっ
て導電路の高密度・微細化、ICの接点の極小ピッチ化
に有効に応えることができる。
【0015】上記凹所内に充填されたバックアップ材は
上記比較的剛性に欠ける突曲部を補強して健全なる電極
を形成し、ICの外部端子との接続の信頼性を高める。
上記比較的剛性に欠ける突曲部を補強して健全なる電極
を形成し、ICの外部端子との接続の信頼性を高める。
【0016】又このバックアップ材を導電金属材にする
ことにより、ICの外部端子との電極の通電性を向上す
る。
ことにより、ICの外部端子との電極の通電性を向上す
る。
【0017】
【発明の実施の形態】図1Aに示すように絶縁シート1
の一方表面に銅箔に代表される導電箔2を貼り合せ、同
他方表面に導電ペースト3を点状に多数埋め込み、該導
電ペースト3を絶縁シート1の他方表面に露出させたシ
ートを用意する。該導電ペースト3の露出面は絶縁シー
ト1の表面と同一レベルにする。
の一方表面に銅箔に代表される導電箔2を貼り合せ、同
他方表面に導電ペースト3を点状に多数埋め込み、該導
電ペースト3を絶縁シート1の他方表面に露出させたシ
ートを用意する。該導電ペースト3の露出面は絶縁シー
ト1の表面と同一レベルにする。
【0018】次に図1Bに示すように、上記絶縁シート
1の一方表面に貼り合せられた導電箔2の局部を上記導
電ペースト3と対応する多点において、プレスにより同
シート1の他方表面側へ曲げ込み突曲部4を形成する。
1の一方表面に貼り合せられた導電箔2の局部を上記導
電ペースト3と対応する多点において、プレスにより同
シート1の他方表面側へ曲げ込み突曲部4を形成する。
【0019】上記絶縁シート1を台盤上に置き、上方か
ら多数の突起19を有する熱加圧盤18によって絶縁シ
ート1を加熱軟化しつつ上記導電箔2を突起によりプレ
スすることにより、上記突曲部4を容易に形成できる。
又突起19の選択により突曲部4の曲げ込み径を微小化
できる。
ら多数の突起19を有する熱加圧盤18によって絶縁シ
ート1を加熱軟化しつつ上記導電箔2を突起によりプレ
スすることにより、上記突曲部4を容易に形成できる。
又突起19の選択により突曲部4の曲げ込み径を微小化
できる。
【0020】上記絶縁シート1は上記プレス時に熱によ
って軟化するシートを用い、この絶縁シート1の適性材
として液晶ポリマーを用いる。液晶ポリマーは熱により
極めて容易に軟化し、上記突曲部のプレス加工を容易に
する。
って軟化するシートを用い、この絶縁シート1の適性材
として液晶ポリマーを用いる。液晶ポリマーは熱により
極めて容易に軟化し、上記突曲部のプレス加工を容易に
する。
【0021】即ち、上記プレス加工による突曲部の絶縁
シート1内への突入を著しく容易にする。又液晶ポリマ
ーは環境温度に対する収縮及び吸湿性が極端に少なく、
上記電極ピッチの維持や電気的特性の向上において適材
である。
シート1内への突入を著しく容易にする。又液晶ポリマ
ーは環境温度に対する収縮及び吸湿性が極端に少なく、
上記電極ピッチの維持や電気的特性の向上において適材
である。
【0022】上記熱プレスにより形成された突曲部4
は、図3Aに示すように絶縁シート1を塑性変形させつ
つ、絶縁シート1の一方の表面側から他方表面へ深く突
入され、その頂部4aを上記導電ペースト3内へ突入し
て同頂部4aに導電ペースト3を接合する。
は、図3Aに示すように絶縁シート1を塑性変形させつ
つ、絶縁シート1の一方の表面側から他方表面へ深く突
入され、その頂部4aを上記導電ペースト3内へ突入し
て同頂部4aに導電ペースト3を接合する。
【0023】好ましくは上記導電ペースト3としては上
記絶縁シート1の軟化点より高い軟化点を有する金属粉
と合成樹脂ペーストの混練物を用い、適例としてニッケ
ル粉を合成樹脂ペーストで混練したもの、又は銀粉を合
成樹脂ペーストで混練したもの等を用いる。
記絶縁シート1の軟化点より高い軟化点を有する金属粉
と合成樹脂ペーストの混練物を用い、適例としてニッケ
ル粉を合成樹脂ペーストで混練したもの、又は銀粉を合
成樹脂ペーストで混練したもの等を用いる。
【0024】図3Bは上記組成の導電ペースト3と導電
箔2のメカニカルな接続構造を模視的に示している。同
図に示すように、上記突曲部4が導電ペースト3中に強
力に突入することにより導電ペースト3中の金属粉の粒
子3aが導電箔2の表面(頂部4aの表面)に喰い込み
健全なる電気的接続を果す。
箔2のメカニカルな接続構造を模視的に示している。同
図に示すように、上記突曲部4が導電ペースト3中に強
力に突入することにより導電ペースト3中の金属粉の粒
子3aが導電箔2の表面(頂部4aの表面)に喰い込み
健全なる電気的接続を果す。
【0025】他方上記導電ペースト3は図3Aに示すよ
うに、絶縁シート1の他方表面において、該表面と略同
一レベルの平坦で且つ略円形のランド面5を形成する。
この平坦ランド面5のランド径Rは導電ペースト3の埋
め込み量によって自由に設定でき、この平坦ランド面5
を電極組成面として供する。
うに、絶縁シート1の他方表面において、該表面と略同
一レベルの平坦で且つ略円形のランド面5を形成する。
この平坦ランド面5のランド径Rは導電ペースト3の埋
め込み量によって自由に設定でき、この平坦ランド面5
を電極組成面として供する。
【0026】例えばこの平坦ランド面5そのものを電極
面とするか、又はこの平坦ランド面5にメッキ層や、半
田ボールを付設して電極を組成する。
面とするか、又はこの平坦ランド面5にメッキ層や、半
田ボールを付設して電極を組成する。
【0027】図2は図1Bによって形成された導電ペー
スト3の平坦ランド面5に導電メッキ層6を施して電極
を組成している。
スト3の平坦ランド面5に導電メッキ層6を施して電極
を組成している。
【0028】上記メッキ層6によって形成されたランド
径は上記導電ペースト3によって形成されたランド径R
と略同一である。
径は上記導電ペースト3によって形成されたランド径R
と略同一である。
【0029】図4に示すように上記導電箔2にエッチン
グ等によるパターンニング処理を施して導電路2′を形
成し、この配線基板をIC12に貼り合せて接点変換を
行なうインターポーザ基板として用いる。
グ等によるパターンニング処理を施して導電路2′を形
成し、この配線基板をIC12に貼り合せて接点変換を
行なうインターポーザ基板として用いる。
【0030】即ち、図4は上記電極構造を持つ配線基板
を用いたIC12の接点変換構造と、該接点変換構造を
持つICパッケージを示している。
を用いたIC12の接点変換構造と、該接点変換構造を
持つICパッケージを示している。
【0031】インターポーザ基板13はフレキシブルな
絶縁シート1から成り、IC12との貼り合せ面となる
該基板内表面に密着された、IC12との接続に供され
る上記導電路2′即ち配線パターンを有する。よって上
記インターポーザ基板13は絶縁シート1の内表面にの
み導電路2′を有する片面配線基板である。
絶縁シート1から成り、IC12との貼り合せ面となる
該基板内表面に密着された、IC12との接続に供され
る上記導電路2′即ち配線パターンを有する。よって上
記インターポーザ基板13は絶縁シート1の内表面にの
み導電路2′を有する片面配線基板である。
【0032】上記インターポーザ基板13を上記導電路
2を施した側の表面を以ってIC12の一方の表面、例
えば接点12aを配した側の表面と反対側の表面に接着
剤15を介し貼り合せる。このインターポーザ基板13
とIC12の貼り合せ面を内表面と称し、貼り合せ面と
反対側の表面を外表面と称する。
2を施した側の表面を以ってIC12の一方の表面、例
えば接点12aを配した側の表面と反対側の表面に接着
剤15を介し貼り合せる。このインターポーザ基板13
とIC12の貼り合せ面を内表面と称し、貼り合せ面と
反対側の表面を外表面と称する。
【0033】導電路2′をカバーコート16で覆う場
合、インターポーザ基板13は該カバーコート16を施
した内表面を以ってIC12の内表面に貼り合せる。
合、インターポーザ基板13は該カバーコート16を施
した内表面を以ってIC12の内表面に貼り合せる。
【0034】インターポーザ基板13はその端縁部をI
C12の端縁部より張り出し、この張り出し部の内表面
において導電路2′の端部をカバーコート16から露出
させ、接続用パッド2″を形成する。この接続用パッド
2″は上記張り出し部の内表面に沿って多数列配置され
ている。同様にIC12の接点12aはIC12の端縁
部外表面に沿って多数列配置されている。
C12の端縁部より張り出し、この張り出し部の内表面
において導電路2′の端部をカバーコート16から露出
させ、接続用パッド2″を形成する。この接続用パッド
2″は上記張り出し部の内表面に沿って多数列配置され
ている。同様にIC12の接点12aはIC12の端縁
部外表面に沿って多数列配置されている。
【0035】該IC12の接点12aと接続用パッド
2″間をワイヤーボンディング法を用い微細配線17に
より接続する。斯くしてIC12とインターポーザ基板
13とは微細配線17と導電路2′を介して接続され
る。
2″間をワイヤーボンディング法を用い微細配線17に
より接続する。斯くしてIC12とインターポーザ基板
13とは微細配線17と導電路2′を介して接続され
る。
【0036】そして上記インターポーザ基板13を形成
するフレキシブル絶縁シート1の母材内に前記構造の多
数の突曲部4を多点配置する。そして突曲部4の頂面に
前記各種構造の電極を組成する。例えばこの電極のラン
ド面5にはメッキ層6又は半田ボール20等が付設さ
れ、ICパッケージが形成される。尚上記ICは密封材
21により密封する。
するフレキシブル絶縁シート1の母材内に前記構造の多
数の突曲部4を多点配置する。そして突曲部4の頂面に
前記各種構造の電極を組成する。例えばこの電極のラン
ド面5にはメッキ層6又は半田ボール20等が付設さ
れ、ICパッケージが形成される。尚上記ICは密封材
21により密封する。
【0037】上記ICパッケージにおいては突曲部4に
よって形成された電極がIC12の外部接点を形成し、
この外部接点によってIC12の接点12aのピッチや
形態を変換する。
よって形成された電極がIC12の外部接点を形成し、
この外部接点によってIC12の接点12aのピッチや
形態を変換する。
【0038】図1乃至図3における導電箔2は導電路
2′と読み換えて説明できる。導電箔2はエッチング等
によりパターンニングして導電路2′が形成され、この
導電路2′に上記図1に示す突曲部4を形成することが
できる。
2′と読み換えて説明できる。導電箔2はエッチング等
によりパターンニングして導電路2′が形成され、この
導電路2′に上記図1に示す突曲部4を形成することが
できる。
【0039】次に、図5、図6は上記電極構造に関する
他例を示している。図5に示すように、絶縁シート1の
一方表面に導電路2′が延在され、この導電路2′の局
部を液晶ポリマー等から成る絶縁シート1の他方表面へ
向け曲げ込んで突曲部4を形成し、この突曲部4の頂部
4aを絶縁シート1を貫いて同シート1の他方表面に露
出させ、この露出面を使用して電極を組成する。
他例を示している。図5に示すように、絶縁シート1の
一方表面に導電路2′が延在され、この導電路2′の局
部を液晶ポリマー等から成る絶縁シート1の他方表面へ
向け曲げ込んで突曲部4を形成し、この突曲部4の頂部
4aを絶縁シート1を貫いて同シート1の他方表面に露
出させ、この露出面を使用して電極を組成する。
【0040】又図5は突曲部4の頂部4aが絶縁シート
1の他表面より充分に突出するように露出させた例をも
示す。この場合、頂部4aがマザーボード等の外部配線
基板或いは電子部品に接続された時、その熱膨張差によ
る熱ストレスを突曲部4の変形で容易に緩和できる利点
がある。
1の他表面より充分に突出するように露出させた例をも
示す。この場合、頂部4aがマザーボード等の外部配線
基板或いは電子部品に接続された時、その熱膨張差によ
る熱ストレスを突曲部4の変形で容易に緩和できる利点
がある。
【0041】例えば図6に示すように、上記突曲部4の
頂面に導電金属によるメッキ層6を形成して電極を組成
し、この電極、即ちメッキ層6の表面を図4における接
点変換されたICパッケージの外部接点とする。勿論上
記メッキ層6を施さず、突曲部4の頂面をそのままラン
ド面とする場合を排除するものではない。
頂面に導電金属によるメッキ層6を形成して電極を組成
し、この電極、即ちメッキ層6の表面を図4における接
点変換されたICパッケージの外部接点とする。勿論上
記メッキ層6を施さず、突曲部4の頂面をそのままラン
ド面とする場合を排除するものではない。
【0042】上記電極のランド径を確保するために、図
5A、Bに示すように突曲部4の頂部4aの頂面を絶縁
シート1の表面において、略平坦に露出させ、この平坦
頂面を電極組成面として供する。
5A、Bに示すように突曲部4の頂部4aの頂面を絶縁
シート1の表面において、略平坦に露出させ、この平坦
頂面を電極組成面として供する。
【0043】上記のような平坦頂面を有する平坦頂部4
aは、導電箔2又は導電路2′を塑性変形させる加圧盤
の突起の形状によって容易に付形できる。
aは、導電箔2又は導電路2′を塑性変形させる加圧盤
の突起の形状によって容易に付形できる。
【0044】例えば、図5Bに示すように導電路2′を
その短手巾方向においてその全巾を曲げ加工することに
よって上記平坦頂部4aを形成する。
その短手巾方向においてその全巾を曲げ加工することに
よって上記平坦頂部4aを形成する。
【0045】次に好ましくは図7に示すように、上記図
1乃至図6の突曲部4の曲げ込み側に形成された凹所9
内にバックアップ材10を充填する。
1乃至図6の突曲部4の曲げ込み側に形成された凹所9
内にバックアップ材10を充填する。
【0046】このバックアップ材10は合成樹脂等の絶
縁材を用いるか、導電金属材を用いる。絶縁シート1の
表面に形成される導電路2′は比較的薄く剛性に欠け、
従ってこれを曲げ込んで形成された突曲部4も剛性に欠
ける場合が多い。
縁材を用いるか、導電金属材を用いる。絶縁シート1の
表面に形成される導電路2′は比較的薄く剛性に欠け、
従ってこれを曲げ込んで形成された突曲部4も剛性に欠
ける場合が多い。
【0047】図7の例示は上記突曲部4の曲げ込み側に
形成された凹所9内にバックアップ材10を充填するこ
とにより、突曲部4及びその頂部4aに組成される電極
の強度を高め、電極をマザーボード等に健全に接続する
ことができる。又上記バックアップ材10を導電金属と
することより、突曲部4により組成される電極の電気的
性能を著しく高める。
形成された凹所9内にバックアップ材10を充填するこ
とにより、突曲部4及びその頂部4aに組成される電極
の強度を高め、電極をマザーボード等に健全に接続する
ことができる。又上記バックアップ材10を導電金属と
することより、突曲部4により組成される電極の電気的
性能を著しく高める。
【0048】図8は上記突曲部4の曲げ込み側に形成さ
れた凹所9に導電金属から成るバックアップ材10を充
填する方法を示している。
れた凹所9に導電金属から成るバックアップ材10を充
填する方法を示している。
【0049】図示のように、図1Aに示す絶縁シート1
の一方表面側に存する導電箔2又は導電路2′の外表面
に導電ペースト10′を点状に盛り上げ、この導電ペー
スト10′に加圧盤18によりプレスを与えることによ
り、導電ペースト10′は導電箔2の局部又は導電路
2′の局部を絶縁シート1内へ曲げ込みつつ同シート1
内へ押し込まれる。
の一方表面側に存する導電箔2又は導電路2′の外表面
に導電ペースト10′を点状に盛り上げ、この導電ペー
スト10′に加圧盤18によりプレスを与えることによ
り、導電ペースト10′は導電箔2の局部又は導電路
2′の局部を絶縁シート1内へ曲げ込みつつ同シート1
内へ押し込まれる。
【0050】この結果、図7、図8に示すように、突曲
部4の曲げ込み側に形成された凹所9内に導電ペースト
10′から成るバックアップ材10が緊密に充填され
る。この時図8Aに示すように、絶縁シート1に図1A
に示す導電ペースト3を埋め込んでおけば、突曲部4の
頂部4aは導電ペースト10′と一緒に導電ペースト3
内へ突入され、図3A、Bに示す頂部4aと導電ペース
ト3との健全な接続が果せ、且つ充分なランド径Rを持
ったランド面5を有する電極を適正に確保できる。これ
は図8A、Bに示す方法で、図5に示す形状の突曲部4
を形成してランド面5を形成する場合も同様である。
部4の曲げ込み側に形成された凹所9内に導電ペースト
10′から成るバックアップ材10が緊密に充填され
る。この時図8Aに示すように、絶縁シート1に図1A
に示す導電ペースト3を埋め込んでおけば、突曲部4の
頂部4aは導電ペースト10′と一緒に導電ペースト3
内へ突入され、図3A、Bに示す頂部4aと導電ペース
ト3との健全な接続が果せ、且つ充分なランド径Rを持
ったランド面5を有する電極を適正に確保できる。これ
は図8A、Bに示す方法で、図5に示す形状の突曲部4
を形成してランド面5を形成する場合も同様である。
【0051】次に図9は上記配線基板を複層配線基板で
形成した例を示している。予じめ絶縁シート1bを用い
図8Bに示すような片面配線板を作製し、その導電路2
b′側に絶縁シート1a及び導電箔2aを配して貼り合
せた後、導電箔2aに上述と同様な方法で突曲部4′を
形成する。そして導電箔2aをエッチング等により導電
路2a′を形成する。突曲部4″に充填された導電ペー
スト10′が上層の突曲部4′との接続に有効に働き複
層配線板を容易に形成できる。
形成した例を示している。予じめ絶縁シート1bを用い
図8Bに示すような片面配線板を作製し、その導電路2
b′側に絶縁シート1a及び導電箔2aを配して貼り合
せた後、導電箔2aに上述と同様な方法で突曲部4′を
形成する。そして導電箔2aをエッチング等により導電
路2a′を形成する。突曲部4″に充填された導電ペー
スト10′が上層の突曲部4′との接続に有効に働き複
層配線板を容易に形成できる。
【0052】或いは一方表面に導電路2a′,2b′を
有する絶縁シート1a,1bを複層に重ね、この絶縁シ
ート1a,1bの重ね合せ体を加熱しながら、プレスを
与えて上層の導電路2a′を同上層の絶縁シート1a内
へ曲げ込んで突曲部4′を形成し、同時にこの上層の突
曲部4′によって下層の導電路2b′を同下層の絶縁シ
ート1b内へ曲げ込んで突曲部4″を形成する。
有する絶縁シート1a,1bを複層に重ね、この絶縁シ
ート1a,1bの重ね合せ体を加熱しながら、プレスを
与えて上層の導電路2a′を同上層の絶縁シート1a内
へ曲げ込んで突曲部4′を形成し、同時にこの上層の突
曲部4′によって下層の導電路2b′を同下層の絶縁シ
ート1b内へ曲げ込んで突曲部4″を形成する。
【0053】この時下層の導電路2b′の外表面に図8
に示す如き導電ペースト10′を盛り上げて置き、その
上で上記プレスを与えることにより、突曲部4″の凹所
内に該導電ペースト10′が充填され、この導電ペース
ト10′を介して突曲部4′,4″相互が接続される。
に示す如き導電ペースト10′を盛り上げて置き、その
上で上記プレスを与えることにより、突曲部4″の凹所
内に該導電ペースト10′が充填され、この導電ペース
ト10′を介して突曲部4′,4″相互が接続される。
【0054】上記図5乃至図9で説明した電極構造を持
つ配線基板を図4に示すインターポーザ基板として用い
て前記接点変換構造を持つICパッケージを形成するこ
とができることは前記の通りである。
つ配線基板を図4に示すインターポーザ基板として用い
て前記接点変換構造を持つICパッケージを形成するこ
とができることは前記の通りである。
【0055】
【発明の効果】上記配線基板においては導電路を同配線
基板の一方表面側から他方表面側に単に曲げ込んで、そ
の頂部に電極を形成する極めて簡単な方法で電極形成が
可能であり、突出部を微小径に曲げ込むことが可能であ
るから、導電路の微小ピッチ化をも容易に達成でき、I
Cの接点の微小ピッチ化に有効に対処できる。又、コス
ト的に安価になる。
基板の一方表面側から他方表面側に単に曲げ込んで、そ
の頂部に電極を形成する極めて簡単な方法で電極形成が
可能であり、突出部を微小径に曲げ込むことが可能であ
るから、導電路の微小ピッチ化をも容易に達成でき、I
Cの接点の微小ピッチ化に有効に対処できる。又、コス
ト的に安価になる。
【0056】又上記突曲部の頂部には突曲部の曲げ込み
時に所要の面積を持つ平坦な頂面を容易に与えることが
でき、これにより電極のランド径を充分に確保できる。
時に所要の面積を持つ平坦な頂面を容易に与えることが
でき、これにより電極のランド径を充分に確保できる。
【0057】又上記凹所内に充填されたバックアップ材
により上記比較的剛性に欠ける突曲部を補強して健全な
る電極を形成し、ICの外部端子との接続の信頼性を向
上できる。よって本発明は図4に示した如き接点変換構
造を持つICパッケージのインターポーザ基板として好
適に用いられる。
により上記比較的剛性に欠ける突曲部を補強して健全な
る電極を形成し、ICの外部端子との接続の信頼性を向
上できる。よって本発明は図4に示した如き接点変換構
造を持つICパッケージのインターポーザ基板として好
適に用いられる。
【0058】又本発明により得られたフレキシブルな配
線板をリジット配線基板にその電極を介して接合すれば
容易にリジット・フレキシブル複合配線板を得ることが
できる。
線板をリジット配線基板にその電極を介して接合すれば
容易にリジット・フレキシブル複合配線板を得ることが
できる。
【図1】A,Bは配線基板に突曲部を形成し、該突曲部
にて電極構造を組成する一例を製造工程を以って示す断
面図。
にて電極構造を組成する一例を製造工程を以って示す断
面図。
【図2】上記図1の配線基板において突曲部にメッキ層
を付設して電極を組成した例を示す断面図。
を付設して電極を組成した例を示す断面図。
【図3】Aは図1、図2における突曲部と導電ペースト
によって組成される電極のランド径を示す拡大断面図、
Bは図1、図2における突曲部と導電ペーストの接続構
造を模視的に示す拡大断面図。
によって組成される電極のランド径を示す拡大断面図、
Bは図1、図2における突曲部と導電ペーストの接続構
造を模視的に示す拡大断面図。
【図4】上記配線基板をインターポーザ基板として用
い、これをICに貼り合せて形成した接点変換構造、並
びに該接点変換構造を持つICパッケージの断面図。
い、これをICに貼り合せて形成した接点変換構造、並
びに該接点変換構造を持つICパッケージの断面図。
【図5】Aは上記突曲部によって形成される電極構造の
他例を示す配線基板の拡大断面図、Bは同拡大平面図。
他例を示す配線基板の拡大断面図、Bは同拡大平面図。
【図6】図5の突曲部にメッキ層を付設して電極を組成
する例を示す拡大断面図。
する例を示す拡大断面図。
【図7】上記図1乃至図6に示す突曲部の凹所内にバッ
クアップ材を充填した例を示す拡大断面図。
クアップ材を充填した例を示す拡大断面図。
【図8】A,Bは上記図7のバックアップ材により突曲
部を形成しつつ上記凹所内へ充填する例を工程順に示す
拡大断面図。
部を形成しつつ上記凹所内へ充填する例を工程順に示す
拡大断面図。
【図9】上記配線基板を複層にして上記突曲部を形成す
る例を示す拡大断面図。
る例を示す拡大断面図。
【図10】従来のICパッケージにおける接点変換構造
を示す断面図。
を示す断面図。
1,1a,1b 絶縁シート 2,2a,2b 導電箔 2′,2a′,2b′ 導電路 2″ 接続パッド 3,10′ 導電ペースト 3a 金属粒子 4,4′,4″ 突曲部 4a 頂部 5 平坦ランド面 R ランド径 6 メッキ層 9 凹所 10 バックアップ材 11 半田ペースト 12 IC 12a ICの接点 13 インターポーザ基板 15 接着剤 16 カバーコート 17 微細配線 18 加圧盤 19 突起 20 半田ボール 21 密封材
Claims (7)
- 【請求項1】絶縁シートの一方表面に延在せる導電路の
局部を絶縁シートの他方表面へ向け曲げ込んで突曲部を
形成し、該突曲部の頂部に絶縁シートの他方表面に配さ
れる電極を形成したことを特徴とする配線基板の電極構
造。 - 【請求項2】上記絶縁シートが液晶ポリマー材から成る
ことを特徴とする請求項1記載の配線基板の電極構造。 - 【請求項3】上記突曲部の頂部を絶縁シートの他方表面
に露出させて上記電極を形成したことを特徴とする請求
項1又は2記載の配線基板の電極構造。 - 【請求項4】上記絶縁シートの他方表面には上記突曲部
と対応する位置に導電ペーストが点状に埋め込まれてお
り、該導電ペーストは上記埋め込み部において突曲部の
頂部に接合され、加えて該導電ペーストは上記絶縁シー
トの他方表面において平坦なランド面を形成し、該平坦
ランド面が上記電極を組成していることを特徴とする請
求項1又は2記載の配線基板の電極構造。 - 【請求項5】上記導電ペーストの平坦ランド面にメッキ
層を施して上記電極を組成していることを特徴とする請
求項4記載の配線基板の電極構造。 - 【請求項6】上記突曲部の曲げ込み側に形成された凹所
内にバックアップ材を充填したことを特徴とする請求項
1又は2又は3又は4又は5記載の配線基板の電極構
造。 - 【請求項7】上記バックアップ材が絶縁材又は導電金属
材から成ることを特徴とする請求項6記載の配線基板の
電極構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9369556A JP2954559B2 (ja) | 1997-12-27 | 1997-12-27 | 配線基板の電極構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9369556A JP2954559B2 (ja) | 1997-12-27 | 1997-12-27 | 配線基板の電極構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11195673A JPH11195673A (ja) | 1999-07-21 |
JP2954559B2 true JP2954559B2 (ja) | 1999-09-27 |
Family
ID=18494730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9369556A Expired - Fee Related JP2954559B2 (ja) | 1997-12-27 | 1997-12-27 | 配線基板の電極構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2954559B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100580329B1 (ko) * | 2004-06-25 | 2006-05-16 | 삼성전자주식회사 | 범프가 형성된 배선 필름, 이를 이용한 필름 패키지 및 그제조 방법 |
KR20140058698A (ko) * | 2009-06-24 | 2014-05-15 | 아오이 전자 주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
-
1997
- 1997-12-27 JP JP9369556A patent/JP2954559B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11195673A (ja) | 1999-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6147311A (en) | Multi layer circuit board using anisotropic electroconductive adhesive layer and method for producing same | |
JP3502776B2 (ja) | バンプ付き金属箔及び回路基板及びこれを用いた半導体装置 | |
JP4716038B2 (ja) | 電子部品及びその製造方法 | |
JP2934202B2 (ja) | 配線基板における導電バンプの形成方法 | |
US6243946B1 (en) | Method of forming an interlayer connection structure | |
JPS61140199A (ja) | 多層プリント回路基板の製造方法とかかる方法によつて製造された多層プリント回路基板 | |
JPH10199934A (ja) | 半導体素子実装構造体及び半導体素子実装方法 | |
US20010015286A1 (en) | Method of surface- mounting electronic components | |
JP2011151103A (ja) | 電子部品相互の接続構造及び接続方法 | |
JP2954559B2 (ja) | 配線基板の電極構造 | |
JP3897278B2 (ja) | フレキシブル配線基板の製造方法 | |
JP2504486B2 (ja) | 混成集積回路構造 | |
JPH11112150A (ja) | 多層基板とその製造方法 | |
JP2000294931A (ja) | 多層配線基板及びその製造方法 | |
US6153518A (en) | Method of making chip size package substrate | |
JPH058831B2 (ja) | ||
JPH10261852A (ja) | ヒートシールコネクタとフレキシブル配線板 | |
JPS6347157B2 (ja) | ||
JP3269506B2 (ja) | 半導体装置 | |
JPH1065322A (ja) | 電気部品に導電バンプを形成する方法 | |
JPH11145325A (ja) | Icパッケージ | |
JP2003045517A (ja) | 電気接続部材 | |
JPH06188560A (ja) | プリント配線板の製造方法 | |
JPH10261853A (ja) | 基板端子の構造およびそれを具備したテープキャリアパッケージ、プリント配線板 | |
JPH0446465B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |