JP2948378B2 - 重力多体系および電気力多体系用相互作用力計算用処理装置 - Google Patents
重力多体系および電気力多体系用相互作用力計算用処理装置Info
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Complex Calculations (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、互いに重力を及ぼしあ
いながら運動している多数の星から構成される天体の様
な重力多体系や、互いに電気力を及ぼしあいながら運動
する多数のプラズマ粒子やタンパク質分子中の原子から
なる電気力多体系において、ある粒子が他の粒子から受
ける力およポテンシャルを計算するための専用処理装置
に関するものである。
いながら運動している多数の星から構成される天体の様
な重力多体系や、互いに電気力を及ぼしあいながら運動
する多数のプラズマ粒子やタンパク質分子中の原子から
なる電気力多体系において、ある粒子が他の粒子から受
ける力およポテンシャルを計算するための専用処理装置
に関するものである。
【０００２】
【従来の技術】重力多体系とは、重力で相互作用してい
るたくさんの粒子からなる系である。銀河や球状星団な
どの多くが重力多体系とみなすことができる。重力多体
系はニュートンの運動方程式と万有引力（重力）だけに
支配される極めて単純な系でもあるにかかわらず、非線
形性に富んだ奇妙な振る舞いをすることが多い。３体以
上の場合は解析解が無いので数値計算を行う必要がある
が、大変な計算量を伴う。重力は遠方まで届くため、Ｎ
個の粒子の移動を計算するためにはＮ×（Ｎ−１）／２
個のペアに働く相互作用を全て考慮せねばならない。従
来は、重力および重力ポテンシャル計算をソフトウェア
で記述し、スーパーコンピュータ上で計算していた。
るたくさんの粒子からなる系である。銀河や球状星団な
どの多くが重力多体系とみなすことができる。重力多体
系はニュートンの運動方程式と万有引力（重力）だけに
支配される極めて単純な系でもあるにかかわらず、非線
形性に富んだ奇妙な振る舞いをすることが多い。３体以
上の場合は解析解が無いので数値計算を行う必要がある
が、大変な計算量を伴う。重力は遠方まで届くため、Ｎ
個の粒子の移動を計算するためにはＮ×（Ｎ−１）／２
個のペアに働く相互作用を全て考慮せねばならない。従
来は、重力および重力ポテンシャル計算をソフトウェア
で記述し、スーパーコンピュータ上で計算していた。
【０００３】
【発明が解決しようとする課題】従来技術では、粒子数
Ｎが大きいとその計算量は膨大になり現在最高のスーパ
ーコンピュータをもってしても数万体の計算が限度であ
る。一方、重力多体系の３次元構造を明らかにするため
には、最低数百万体の粒子の相互作用の数値計算をしな
ければならないが、現状のスーパーコンピュータでは計
算能力が全く足りないという、根本的問題がある。同様
の問題は、強結合プラズマや、強い不安定性が存在する
希薄プラズマや、タンパク質分子の３次元構造の解析の
分野においても存在する。また、スーパーコンピュータ
は極めて高価であるので、上記計算を行うにしても極め
て高価なものとなる。
Ｎが大きいとその計算量は膨大になり現在最高のスーパ
ーコンピュータをもってしても数万体の計算が限度であ
る。一方、重力多体系の３次元構造を明らかにするため
には、最低数百万体の粒子の相互作用の数値計算をしな
ければならないが、現状のスーパーコンピュータでは計
算能力が全く足りないという、根本的問題がある。同様
の問題は、強結合プラズマや、強い不安定性が存在する
希薄プラズマや、タンパク質分子の３次元構造の解析の
分野においても存在する。また、スーパーコンピュータ
は極めて高価であるので、上記計算を行うにしても極め
て高価なものとなる。
【０００４】本発明は、重力多体系における重力と重力
ポテンシャルの計算、あるいは、電気力多体系における
電気力と電気力ポテンシャルを、スーパーコンピュータ
とほぼ同程度のスピードで計算し、かつ、スーパーコン
ピュータよりもはるかに安い価格の、処理装置を提供す
るものである。
ポテンシャルの計算、あるいは、電気力多体系における
電気力と電気力ポテンシャルを、スーパーコンピュータ
とほぼ同程度のスピードで計算し、かつ、スーパーコン
ピュータよりもはるかに安い価格の、処理装置を提供す
るものである。
【０００５】
【課題を解決するための手段】本発明は、図１に示すよ
うに、一つの集積回路１上に、相対位置計算手段２と、
相対距離計算手段３と、１／２乗手段４と、３／２乗手
段５と、対数表現除算手段６ａと、対数表現除算手段６
ｂと、３個の相互作用力計算手段７ａ，７ｂ，７ｃと、
ポテンシャル計算手段８と、４個の固定小数点表現変換
手段９ａ，９ｂ，９ｃ，９ｄと、４組の積算用加算手段
１０ａ， １０ｂ，１０ｃ，１０ｄと積算値レジスタ手
段１１ａ，１１ｂ，１１ｃ，１１ｄと、積算値レジスタ
手段１１の内容を０にする手段と、積算値レジスタ手段
１１の内容をホールドする手段と、外部バスインターフ
ェース手段１５と、４つのパイプラインレジスタ１９
ａ，１９ｂ，１９ｃ，１９ｄから構成されている。前記
相対位置計算手段２は、成分差計算手段２０ａ，２０
ｂ，２０ｃ及び３次元座標用レジスタ手段２１ａ，２１
ｂ，２１ｃを備えている。
うに、一つの集積回路１上に、相対位置計算手段２と、
相対距離計算手段３と、１／２乗手段４と、３／２乗手
段５と、対数表現除算手段６ａと、対数表現除算手段６
ｂと、３個の相互作用力計算手段７ａ，７ｂ，７ｃと、
ポテンシャル計算手段８と、４個の固定小数点表現変換
手段９ａ，９ｂ，９ｃ，９ｄと、４組の積算用加算手段
１０ａ， １０ｂ，１０ｃ，１０ｄと積算値レジスタ手
段１１ａ，１１ｂ，１１ｃ，１１ｄと、積算値レジスタ
手段１１の内容を０にする手段と、積算値レジスタ手段
１１の内容をホールドする手段と、外部バスインターフ
ェース手段１５と、４つのパイプラインレジスタ１９
ａ，１９ｂ，１９ｃ，１９ｄから構成されている。前記
相対位置計算手段２は、成分差計算手段２０ａ，２０
ｂ，２０ｃ及び３次元座標用レジスタ手段２１ａ，２１
ｂ，２１ｃを備えている。
【０００６】
【作用】３次元空間上の質量中心或いは電荷中心を示す
２点の座標データのうち一方（Ｘｊ，Ｙｊ，Ｚｊ）は集
積回路１の外部より毎サイクル供給され、もう一方の座
標データ（Ｘｉ，Ｙｉ，Ｚｉ）は外部バス１３および内
部バス１２ａを介し相対位置計算手段２内部のＸｉ，Ｙ
ｉ，Ｚｉ用レジスタ手段２１に格納されている。相対位
置計算手段２ではＸｉ−Ｘｊ，Ｙｉ−Ｙｊ，Ｚｉ−Ｚｊ
を求め、それぞれ対数表現のＸｉｊ，Ｙｉｊ，Ｚｉｊに
変換する。相対距離計算手段３は、外部バス１３および
内部バス１２ａを介して書き込まれる内部レジスタ４６
の値ｅとＸｉｊ，Ｙｉｊ，Ｚｉｊから ｒ２＝Ｘｉｊ＊＊２＋Ｙｉｊ＊＊２＋Ｚｉｊ＊＊２＋ｅ＊＊２ を求め、出力する。なお、ｅは定数である。１／２乗手
段４はｒ＝ｒ２＊＊（１／２）を求める。３／２乗手段
５はｒとｒ２の積をとることによりｒ３＝ｒ２＊＊（３
／２）を求める。集積回路１の外部より、予め対数表現
で表現されたＭｊが毎サイクル供給される。なお、Ｍｊ
は質量或いは電荷である。二つの対数表現除算手段６ａ
と６ｂは、それぞれ、Ｍｊ／ｒ３とＭｊ／ｒを求める。
三つの相互作用力計算手段７ａ，７ｂ，７ｃは前記Ｍｊ
／ｒ３とそれぞれＸｉｊ，Ｙｉｊ，Ｚｉｊの積、すなわ
ち、Ｘｉｊ＊（Ｍｊ／ｒ３），Ｙｉｊ＊（Ｍｊ／ｒ
３），Ｚｉｊ＊（Ｍｊ／ｒ３）を計算する。ポテンシャ
ル計算手段８は定数ｕとＭｊ／ｒからｕ＊（Ｍｊ／ｒ）
を計算する。固定小数点変換手段９ａ，９ｂ，９ｃは、
それぞれ、対数表現のＸｉｊ＊（Ｍｊ／ｒ３），Ｙｉｊ
＊（Ｍｊ／ｒ３），Ｚｉｊ＊（Ｍｊ／ｒ３）を固定小数
点表現に変換する。固定小数点変換手段９ｄは対数表現
のｕ＊（Ｍｊ／ｒ）を固定小数点表現に変換する。積算
用加算手段１０ａ，１０ｂ，１０ｃ，１０ｄは、それぞ
れ、固定小数点表現に変換された前記４つの値とそれ以
前のそれぞれの積算値が入っている積算値レジスタ手段
１１ａ，１１ｂ，１１ｃ，１１ｄの値と足しあわせ、そ
の結果はそれぞれ積算値レジスタ手段１１ａ，１１ｂ，
１１ｃ，１１ｄに書き込まれる。また積算値レジスタ手
段１１の内容は内部バス１２ｂおよび外部バス１３を使
い集積回路１の外部に読み出すことができる。
２点の座標データのうち一方（Ｘｊ，Ｙｊ，Ｚｊ）は集
積回路１の外部より毎サイクル供給され、もう一方の座
標データ（Ｘｉ，Ｙｉ，Ｚｉ）は外部バス１３および内
部バス１２ａを介し相対位置計算手段２内部のＸｉ，Ｙ
ｉ，Ｚｉ用レジスタ手段２１に格納されている。相対位
置計算手段２ではＸｉ−Ｘｊ，Ｙｉ−Ｙｊ，Ｚｉ−Ｚｊ
を求め、それぞれ対数表現のＸｉｊ，Ｙｉｊ，Ｚｉｊに
変換する。相対距離計算手段３は、外部バス１３および
内部バス１２ａを介して書き込まれる内部レジスタ４６
の値ｅとＸｉｊ，Ｙｉｊ，Ｚｉｊから ｒ２＝Ｘｉｊ＊＊２＋Ｙｉｊ＊＊２＋Ｚｉｊ＊＊２＋ｅ＊＊２ を求め、出力する。なお、ｅは定数である。１／２乗手
段４はｒ＝ｒ２＊＊（１／２）を求める。３／２乗手段
５はｒとｒ２の積をとることによりｒ３＝ｒ２＊＊（３
／２）を求める。集積回路１の外部より、予め対数表現
で表現されたＭｊが毎サイクル供給される。なお、Ｍｊ
は質量或いは電荷である。二つの対数表現除算手段６ａ
と６ｂは、それぞれ、Ｍｊ／ｒ３とＭｊ／ｒを求める。
三つの相互作用力計算手段７ａ，７ｂ，７ｃは前記Ｍｊ
／ｒ３とそれぞれＸｉｊ，Ｙｉｊ，Ｚｉｊの積、すなわ
ち、Ｘｉｊ＊（Ｍｊ／ｒ３），Ｙｉｊ＊（Ｍｊ／ｒ
３），Ｚｉｊ＊（Ｍｊ／ｒ３）を計算する。ポテンシャ
ル計算手段８は定数ｕとＭｊ／ｒからｕ＊（Ｍｊ／ｒ）
を計算する。固定小数点変換手段９ａ，９ｂ，９ｃは、
それぞれ、対数表現のＸｉｊ＊（Ｍｊ／ｒ３），Ｙｉｊ
＊（Ｍｊ／ｒ３），Ｚｉｊ＊（Ｍｊ／ｒ３）を固定小数
点表現に変換する。固定小数点変換手段９ｄは対数表現
のｕ＊（Ｍｊ／ｒ）を固定小数点表現に変換する。積算
用加算手段１０ａ，１０ｂ，１０ｃ，１０ｄは、それぞ
れ、固定小数点表現に変換された前記４つの値とそれ以
前のそれぞれの積算値が入っている積算値レジスタ手段
１１ａ，１１ｂ，１１ｃ，１１ｄの値と足しあわせ、そ
の結果はそれぞれ積算値レジスタ手段１１ａ，１１ｂ，
１１ｃ，１１ｄに書き込まれる。また積算値レジスタ手
段１１の内容は内部バス１２ｂおよび外部バス１３を使
い集積回路１の外部に読み出すことができる。
【０００７】この集積回路内の処理はパイプライン化さ
れている。このため、データ間の遅延の差をあわせるた
めのパイプラインレジスタ１９ａ，１９ｂ，１９ｃ，１
９ｄがある。遅延されるデータはＸｉｊ，Ｙｉｊ，Ｚｉ
ｊ，Ｍｊである。
れている。このため、データ間の遅延の差をあわせるた
めのパイプラインレジスタ１９ａ，１９ｂ，１９ｃ，１
９ｄがある。遅延されるデータはＸｉｊ，Ｙｉｊ，Ｚｉ
ｊ，Ｍｊである。
【０００８】
【実施例】まず、実施例で用いて対数表現について説明
する。ビット長ｌの２進数ｐが実数 ｘ＝２＊＊（ｐ／ｆ） ．．．（式５） を表すものとする。ここでｆは定数で、 ｆ＝２＊＊ｍ ．．．（式６） と表せるものとする。このｍを小数語長と呼ぶことにす
る。もとのビットパターンを小数部語長ｍビットの符号
なし固定小数点表示と見たときの値をｙとすると、 ｐ＝ｙ＊ｆ ．．．（式７） 従って、 ｘ＝２＊＊ｙ ．．．（式８） なる関係が成り立つ。この表現形式により、１以上２＊
＊（２＊＊（１−ｍ））未満の範囲の実数を相対間隔２
＊＊（−（２＊＊ｍ））で表現することになる。実施例
においては、ビット長ｌ＝１２、そのうち小数部語長ｍ
＝５ビットという形式を用いている。従って、ビットパ
ターン０ｘ０００（０ｘは、これに続く３桁の数が０〜
Ｆの１６進数であることを示している）は１、ビットパ
ターン０ｘ００１は２＊＊（１／３２）、ビットパター
ン０ｘＦＦＦは２＊＊（１２７＋（３１／３２））を表
すことになる。この１２ビットを対数表現のビット［１
１：０］に割当てる。なお、ビット［１１：０］はビッ
ト０からビット１１までの１２ビットからなるデータを
意味する。この形式では正の値しか表現できない。そこ
で、符号にもう１ビット、０か否かを示すのにもう１ビ
ット使う、前者のビットを符号フラグとよび、対数表現
のビット１２に割当てる。後者のビットが１であれば対
数表現で表現される値は０ではないとする。このビット
のことを非ゼロフラグとよび、対数表現のビット１３に
割当てる。したがって、実施例では対数表現を合計１４
ビットで表している。
する。ビット長ｌの２進数ｐが実数 ｘ＝２＊＊（ｐ／ｆ） ．．．（式５） を表すものとする。ここでｆは定数で、 ｆ＝２＊＊ｍ ．．．（式６） と表せるものとする。このｍを小数語長と呼ぶことにす
る。もとのビットパターンを小数部語長ｍビットの符号
なし固定小数点表示と見たときの値をｙとすると、 ｐ＝ｙ＊ｆ ．．．（式７） 従って、 ｘ＝２＊＊ｙ ．．．（式８） なる関係が成り立つ。この表現形式により、１以上２＊
＊（２＊＊（１−ｍ））未満の範囲の実数を相対間隔２
＊＊（−（２＊＊ｍ））で表現することになる。実施例
においては、ビット長ｌ＝１２、そのうち小数部語長ｍ
＝５ビットという形式を用いている。従って、ビットパ
ターン０ｘ０００（０ｘは、これに続く３桁の数が０〜
Ｆの１６進数であることを示している）は１、ビットパ
ターン０ｘ００１は２＊＊（１／３２）、ビットパター
ン０ｘＦＦＦは２＊＊（１２７＋（３１／３２））を表
すことになる。この１２ビットを対数表現のビット［１
１：０］に割当てる。なお、ビット［１１：０］はビッ
ト０からビット１１までの１２ビットからなるデータを
意味する。この形式では正の値しか表現できない。そこ
で、符号にもう１ビット、０か否かを示すのにもう１ビ
ット使う、前者のビットを符号フラグとよび、対数表現
のビット１２に割当てる。後者のビットが１であれば対
数表現で表現される値は０ではないとする。このビット
のことを非ゼロフラグとよび、対数表現のビット１３に
割当てる。したがって、実施例では対数表現を合計１４
ビットで表している。
【０００９】以下に、実施例について説明する。全体の
構成は図１に示されている。
構成は図１に示されている。
【００１０】座標入力Ｘｊ，Ｙｊ，Ｚｊはそれそれ２０
ビットで、固定小数点で表現されている。入力Ｍｊは１
４ビット幅で対数表現で表されている。外部バス１３
は、３ビット幅のレジスタアドレスＡ［２：０］と２８
ビット幅のデータバスＤ［２７：０］と制御信号である
ＣＳ（チップセレクト）、ＯＥ（アウトプットエネーブ
ル）、ＷＥ（ライトイネーブル）から構成されている。
ＰＣ (パイプラインコントロール） １４は、集積回路
１の演算可を示す１ビットの入力信号である。ＮＢ １
６は、２点間の距離が定数ｈよりも小さい場合を検出す
る１ビットの出力信号である。このＮＢ １６は、相互
作用力やポテンシャルが大きくなってオーバーフロー等
を生じ得る場合を検出するのに使用される。
ビットで、固定小数点で表現されている。入力Ｍｊは１
４ビット幅で対数表現で表されている。外部バス１３
は、３ビット幅のレジスタアドレスＡ［２：０］と２８
ビット幅のデータバスＤ［２７：０］と制御信号である
ＣＳ（チップセレクト）、ＯＥ（アウトプットエネーブ
ル）、ＷＥ（ライトイネーブル）から構成されている。
ＰＣ (パイプラインコントロール） １４は、集積回路
１の演算可を示す１ビットの入力信号である。ＮＢ １
６は、２点間の距離が定数ｈよりも小さい場合を検出す
る１ビットの出力信号である。このＮＢ １６は、相互
作用力やポテンシャルが大きくなってオーバーフロー等
を生じ得る場合を検出するのに使用される。
【００１１】内部バスは、外部バス１３から入力したデ
ータを伝える内部バス１２ａと、外部バス１３にデータ
を出力するための内部バス１２ｂから構成される。
ータを伝える内部バス１２ａと、外部バス１３にデータ
を出力するための内部バス１２ｂから構成される。
【００１２】相対位置計算手段２は、Ｘ，Ｙ，Ｚ成分に
関して同じ処理を行うために３個の処理手段を持ってい
るが、それらの内容は同等なので、ここではＸ成分用の
ものについてのみ説明する。
関して同じ処理を行うために３個の処理手段を持ってい
るが、それらの内容は同等なので、ここではＸ成分用の
ものについてのみ説明する。
【００１３】Ｘｉの値を格納するレジスタ手段２１ａが
ある。これはラッチで構成されている。これは外部バス
１３から内部バス１２ａを介して書き込まれる。このレ
ジスタ手段２１は２０ビット長で固定小数点表現の値が
入る。書き込みの為のラッチの制御は外部バスインター
フェース手段１５によって行われる。
ある。これはラッチで構成されている。これは外部バス
１３から内部バス１２ａを介して書き込まれる。このレ
ジスタ手段２１は２０ビット長で固定小数点表現の値が
入る。書き込みの為のラッチの制御は外部バスインター
フェース手段１５によって行われる。
【００１４】成分差計算手段２０ａの実施例を図２に示
す。集積回路１の外部より供給されるＸｊ［１９：０］
と、Ｘｉレジスタ手段２１ａより供給されるＸｉ［１
９：０］は、２０ビット減算器２９ａに与えられ、差Ｘ
ｊ−Ｘｉは２０ビット幅のＤ型フリップフロップ（以下
ＤＦＦと略す）３６ａに入力する。ＤＦＦ ３６ａの出
力をＸＤ［１９：０］とする。このＭＳＢであるＸＤ
［１９］はＸｊ−Ｘｉの符号を表している。２０ビット
幅減算器２９ｂで０−ＸＤを求めておき、ＸＤ［１９］
で１９ビット幅のマルチプレクサ３１を制御し、Ｘｊ−
Ｘｉの絶対値を得る。つまり、Ｘｊ−Ｘｉが０もしくは
正ならばＸＤ［１９］は０となりマルチプレクサ３１は
ＸＤ［１８：０］を出力し、そうでなければＸＤ［１
９］は１でマルチプレクサ３１は減算器２０ｂの出力す
なわちＸｉ−Ｘｊを出力し、ＤＦＦ ３６ｃに与える。
ＸＤ［１９］は１ビット幅のＤＦＦ ３６ｂ，３６ｅ，
３６ｈ，３６ｌを経て対数表現の符号フラグであるＸｉ
ｊ［１２］となる。ＤＦＦ ３６ｃの出力はＤＦＦ ３
６ｆの入力となるほか、コンパレータ３５ａに与えら
れ、コンパレータ３５ａで０との比較を行い１９ビット
全てが０ならば０をそうではないならば１を出力し、Ｄ
ＦＦ ３６ｄ，３６ｇ，３６ｋを経て対数表現の非ゼロ
フラグであるＸｉｊ［１３］として出力する。
す。集積回路１の外部より供給されるＸｊ［１９：０］
と、Ｘｉレジスタ手段２１ａより供給されるＸｉ［１
９：０］は、２０ビット減算器２９ａに与えられ、差Ｘ
ｊ−Ｘｉは２０ビット幅のＤ型フリップフロップ（以下
ＤＦＦと略す）３６ａに入力する。ＤＦＦ ３６ａの出
力をＸＤ［１９：０］とする。このＭＳＢであるＸＤ
［１９］はＸｊ−Ｘｉの符号を表している。２０ビット
幅減算器２９ｂで０−ＸＤを求めておき、ＸＤ［１９］
で１９ビット幅のマルチプレクサ３１を制御し、Ｘｊ−
Ｘｉの絶対値を得る。つまり、Ｘｊ−Ｘｉが０もしくは
正ならばＸＤ［１９］は０となりマルチプレクサ３１は
ＸＤ［１８：０］を出力し、そうでなければＸＤ［１
９］は１でマルチプレクサ３１は減算器２０ｂの出力す
なわちＸｉ−Ｘｊを出力し、ＤＦＦ ３６ｃに与える。
ＸＤ［１９］は１ビット幅のＤＦＦ ３６ｂ，３６ｅ，
３６ｈ，３６ｌを経て対数表現の符号フラグであるＸｉ
ｊ［１２］となる。ＤＦＦ ３６ｃの出力はＤＦＦ ３
６ｆの入力となるほか、コンパレータ３５ａに与えら
れ、コンパレータ３５ａで０との比較を行い１９ビット
全てが０ならば０をそうではないならば１を出力し、Ｄ
ＦＦ ３６ｄ，３６ｇ，３６ｋを経て対数表現の非ゼロ
フラグであるＸｉｊ［１３］として出力する。
【００１５】ＤＦＦ ３６ｆの出力ｘａ［１８：０］は
次に述べるようにして対数表現に変換される。
次に述べるようにして対数表現に変換される。
【００１６】ＰＬＡ（プログラマブルロジックアレイ）
３２はプライオリティエンコーダとして動作し、ｘａ
［１８：０］を入力し、表１に示す様に入力ｘａ［１
８：０］を出力ｘｅ［４：０］に変換する。表１におい
て“ｘ“は０と１のどちらでもよいことを示す。
３２はプライオリティエンコーダとして動作し、ｘａ
［１８：０］を入力し、表１に示す様に入力ｘａ［１
８：０］を出力ｘｅ［４：０］に変換する。表１におい
て“ｘ“は０と１のどちらでもよいことを示す。
【００１７】 〔表１〕 ｘａ［１８：０］ ｘｅ［４：０］ ０００００００００００００００００００ ０００００ ００００００００００００００００００１ ０００００ ０００００００００００００００００１ｘ ００００１ ００００００００００００００００１ｘｘ ０００１０ ０００００００００００００００１ｘｘｘ ０００１１ ００００００００００００００１ｘｘｘｘ ００１００ ０００００００００００００１ｘｘｘｘｘ ００１０１ ００００００００００００１ｘｘｘｘｘｘ ００１１０ ０００００００００００１ｘｘｘｘｘｘｘ ００１１１ ００００００００００１ｘｘｘｘｘｘｘｘ ０１０００ ０００００００００１ｘｘｘｘｘｘｘｘｘ ０１００１ ００００００００１ｘｘｘｘｘｘｘｘｘｘ ０１０１０ ０００００００１ｘｘｘｘｘｘｘｘｘｘｘ ０１０１１ ００００００１ｘｘｘｘｘｘｘｘｘｘｘｘ ０１１００ ０００００１ｘｘｘｘｘｘｘｘｘｘｘｘｘ ０１１０１ ００００１ｘｘｘｘｘｘｘｘｘｘｘｘｘｘ ０１１１０ ０００１ｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘ ０１１１１ ００１ｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘ １００００ ０１ｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘ １０００１ １ｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘ １００１０ また、ｘａ［１８：０］中の最上位にある１の右隣りの
ビットが、シフタ３３の出力のＭＳＢに現れるように、
ＰＬＡ ３２はシフタ制御信号ｓｃ［４：０］をも発生
し、シフタ３３を制御する。ただし、ここで、シフタ３
３はｘａ［１８：０］が全ビット０ならばシフタ３３の
出力は全ビット０となるよう、また、シフトイン部分は
常に０となるようになっている。シフタ３３の出力は１
９ビット幅のＤＦＦ ３６ｉに与えられ、その出力をｘ
ｍ［１８：０］とする。
ビットが、シフタ３３の出力のＭＳＢに現れるように、
ＰＬＡ ３２はシフタ制御信号ｓｃ［４：０］をも発生
し、シフタ３３を制御する。ただし、ここで、シフタ３
３はｘａ［１８：０］が全ビット０ならばシフタ３３の
出力は全ビット０となるよう、また、シフトイン部分は
常に０となるようになっている。シフタ３３の出力は１
９ビット幅のＤＦＦ ３６ｉに与えられ、その出力をｘ
ｍ［１８：０］とする。
【００１８】ｘｅ［４：０］は対数表現における非小数
部である。いっぽう、ｘｍ［１８：０］は小数部をあら
わしていて、二つのコンパレータ３５ｂと３５ｃおよび
ＲＯＭ（リードオンリーメモリ） ３４のアドレス入力
上位６ビットとして与えられる。コンパレータ３５ｂは
ｘｍ［１８：１３］が全て１のときのみ、すなわち、１
６進表示で３Ｆのときのみ、１を出力する。コンパレー
タ３５ｃはｘｍ［１２：０］が全て０の時のみ出力ｘｍ
ｎｚに０を出力する。ｘｍｎｚはＲＯＭ ３４のアドレ
ス入力の最下位ビットに与える。ＲＯＭ ３４は１２８
語×５ビットの構成で小数部の対数表現への変換を行
う。アドレス入力（すなわちｘｍ［１８：１３］，，ｘ
ｍｎｚ）をＸ、データ出力をＹと書くと、 ｘｍｎｚ＝０の場合 Ｙ＝０ｘ１Ｆ ＆ （３２＊ｌｏｇ2 （１＋Ｘ／１２
８）） ｘｍｎｚ＝１かつｘｍ［１３］＝０の場合 Ｙ＝０ｘ１Ｆ ＆ （３２＊ｌｏｇ2 （１＋（Ｘ＞＞
２）／３２）） ｘｍｎｚ＝１かつｘｍ［１３］＝１の場合 Ｙ＝０ｘ１Ｆ ＆ （３２＊ｌｏｇ2 （１＋（Ｘ＞＞２
＋１）／３２）） という関係にある。ただし、この式における丸めは四捨
五入とする。なお、式中の記号＆は、各ビット単位の論
理ＡＮＤを意味する。
部である。いっぽう、ｘｍ［１８：０］は小数部をあら
わしていて、二つのコンパレータ３５ｂと３５ｃおよび
ＲＯＭ（リードオンリーメモリ） ３４のアドレス入力
上位６ビットとして与えられる。コンパレータ３５ｂは
ｘｍ［１８：１３］が全て１のときのみ、すなわち、１
６進表示で３Ｆのときのみ、１を出力する。コンパレー
タ３５ｃはｘｍ［１２：０］が全て０の時のみ出力ｘｍ
ｎｚに０を出力する。ｘｍｎｚはＲＯＭ ３４のアドレ
ス入力の最下位ビットに与える。ＲＯＭ ３４は１２８
語×５ビットの構成で小数部の対数表現への変換を行
う。アドレス入力（すなわちｘｍ［１８：１３］，，ｘ
ｍｎｚ）をＸ、データ出力をＹと書くと、 ｘｍｎｚ＝０の場合 Ｙ＝０ｘ１Ｆ ＆ （３２＊ｌｏｇ2 （１＋Ｘ／１２
８）） ｘｍｎｚ＝１かつｘｍ［１３］＝０の場合 Ｙ＝０ｘ１Ｆ ＆ （３２＊ｌｏｇ2 （１＋（Ｘ＞＞
２）／３２）） ｘｍｎｚ＝１かつｘｍ［１３］＝１の場合 Ｙ＝０ｘ１Ｆ ＆ （３２＊ｌｏｇ2 （１＋（Ｘ＞＞２
＋１）／３２）） という関係にある。ただし、この式における丸めは四捨
五入とする。なお、式中の記号＆は、各ビット単位の論
理ＡＮＤを意味する。
【００１９】この式は、実効的には正規化した後のデー
タを５ビットに丸めてから対数に変換するのとほとんど
同じである。ただし、四捨五入される値がちょうど１／
２に等しい場合（すなわちｘｍｎｚ＝０の場合）は四捨
五入しないで６ビットの値をそのまま使って変換する。
これにより、端数がちょうど１／２の時の丸めの方向か
らおきるバイアスを無くしている。
タを５ビットに丸めてから対数に変換するのとほとんど
同じである。ただし、四捨五入される値がちょうど１／
２に等しい場合（すなわちｘｍｎｚ＝０の場合）は四捨
五入しないで６ビットの値をそのまま使って変換する。
これにより、端数がちょうど１／２の時の丸めの方向か
らおきるバイアスを無くしている。
【００２０】Ｙの値（ＲＯＭ ３４の出力）が前記四捨
五入によって切上げられて３２になる場合は、対数表現
の非小数部の方を１増やす必要がある。これはＸの値が
０ｘ７Ｅと０ｘ７Ｆの場合で、この条件はコンパレータ
３５ｂで検出され、その出力を加算器３０のキャリーイ
ン入力に与え、入力の一方にＤＦＦ ３６ｊを経たｘｅ
［４：０］を入力し、もう一方の入力には全ビット０を
与えることでインクリントを行う。ＲＯＭ ３４の出力
はＤＦＦ ３６ｎを経て対数表現の小数部Ｘｉｊ［４：
０］となる。加算器３０の出力はＤＦＦ ３６ｍを経て
対数表現の小数部Ｘｉｊ［９：５］となる。なお、Ｘｉ
ｊ［１１：１０］はここでは常に０のため省略されてい
る。
五入によって切上げられて３２になる場合は、対数表現
の非小数部の方を１増やす必要がある。これはＸの値が
０ｘ７Ｅと０ｘ７Ｆの場合で、この条件はコンパレータ
３５ｂで検出され、その出力を加算器３０のキャリーイ
ン入力に与え、入力の一方にＤＦＦ ３６ｊを経たｘｅ
［４：０］を入力し、もう一方の入力には全ビット０を
与えることでインクリントを行う。ＲＯＭ ３４の出力
はＤＦＦ ３６ｎを経て対数表現の小数部Ｘｉｊ［４：
０］となる。加算器３０の出力はＤＦＦ ３６ｍを経て
対数表現の小数部Ｘｉｊ［９：５］となる。なお、Ｘｉ
ｊ［１１：１０］はここでは常に０のため省略されてい
る。
【００２１】上述の各ＤＦＦ３６ａ〜３６ｎは、処理を
パイプライン化するために存在している。
パイプライン化するために存在している。
【００２２】次に、本発明において乗算の計算のために
使用される対数表現乗算手段の実施例を図３に示す。こ
こでは二つの対数表現値ａ［１３：０］とｂ［１３：
０］の乗算について説明する。乗算結果はｃ［１３：
０］とする。１個のＡＮＤゲート２２と、１個のＥｘＯ
Ｒゲート２３と、１個の１２ビット幅の加算器２４から
構成されている。
使用される対数表現乗算手段の実施例を図３に示す。こ
こでは二つの対数表現値ａ［１３：０］とｂ［１３：
０］の乗算について説明する。乗算結果はｃ［１３：
０］とする。１個のＡＮＤゲート２２と、１個のＥｘＯ
Ｒゲート２３と、１個の１２ビット幅の加算器２４から
構成されている。
【００２３】 Ａ＝２＊＊（ａ［１１：０］／２＊＊５） Ｂ＝２＊＊（ｂ［１１：０］／２＊＊５） とすれば、下記の関係および加算器２４の存在理由は容
易に理解できる。
易に理解できる。
【００２４】 Ａ＊Ｂ＝２＊＊（（ａ［１１：０］＋ｂ［１１：０］）／２＊＊５） 非ゼロフラグｃ［１３］は、ａ，ｂともに非ゼロのとき
のみ非ゼロであるから、ＡＮＤゲート２２を利用し、ａ
［１３］とｂ［１３］の論理積をｃ［１３］とする。ま
た、ａとｂの符号が互いに異なるときのみｃは負になる
ので、ＥｘＯＲゲート２３を利用し、ａ［１２］とｂ
［１２］の排他的論理和をとってｃ［１２］とする。
のみ非ゼロであるから、ＡＮＤゲート２２を利用し、ａ
［１３］とｂ［１３］の論理積をｃ［１３］とする。ま
た、ａとｂの符号が互いに異なるときのみｃは負になる
ので、ＥｘＯＲゲート２３を利用し、ａ［１２］とｂ
［１２］の排他的論理和をとってｃ［１２］とする。
【００２５】対数表現除算手段の実施例を図４に示す。
ここでは対数表現値ａ［１３：０］を非ゼロの対数表現
値ｂ［１３：０］で割り、ｃ［１３：０］を得る場合に
ついて説明する。この対数表現除算手段ではゼロで割る
ことは無いと仮定している。
ここでは対数表現値ａ［１３：０］を非ゼロの対数表現
値ｂ［１３：０］で割り、ｃ［１３：０］を得る場合に
ついて説明する。この対数表現除算手段ではゼロで割る
ことは無いと仮定している。
【００２６】 Ａ／Ｂ＝２＊＊（（ａ［１１：０］−ｂ［１１：０］）／２＊＊５） という関係があるから、減算器２５でａ［１１：０］か
らｂ［１１：０］を引きｃ［１１：０］とする。ａがゼ
ロならばｃもゼロなのでａ［１３］をそのままｃ［１
３］とする。ａとｂの符号が互いに異なるときのみｃは
負になるので、ＥｘＯＲゲート２６を利用し、ａ［１
２］とｂ［１２］の排他的論理和をとってｃ［１２］と
する。
らｂ［１１：０］を引きｃ［１１：０］とする。ａがゼ
ロならばｃもゼロなのでａ［１３］をそのままｃ［１
３］とする。ａとｂの符号が互いに異なるときのみｃは
負になるので、ＥｘＯＲゲート２６を利用し、ａ［１
２］とｂ［１２］の排他的論理和をとってｃ［１２］と
する。
【００２７】対数表現加算手段の実施例を図５に示す。
二つの非負の対数表現ＸとＹから、ＸとＹを固定小数点
で表現したときの値をそれぞれｘとｙとすると、対数表
現加算手段は、非負の（ｘ＋ｙ）を表す対数表現値Ｚを
得るものである。ＸとＹは非負を仮定しているので、対
数表現の符号フラグを除く１３ビットＸ［１２：０］，
Ｙ［１２：０］，Ｚ［１２：０］を扱えばよい。
二つの非負の対数表現ＸとＹから、ＸとＹを固定小数点
で表現したときの値をそれぞれｘとｙとすると、対数表
現加算手段は、非負の（ｘ＋ｙ）を表す対数表現値Ｚを
得るものである。ＸとＹは非負を仮定しているので、対
数表現の符号フラグを除く１３ビットＸ［１２：０］，
Ｙ［１２：０］，Ｚ［１２：０］を扱えばよい。
【００２８】非負の対数表現の加算は以下のようにして
実行出来る。
実行出来る。
【００２９】ａ）どちらか一方が０のときは、もう一方
をそのまま出力。
をそのまま出力。
【００３０】ｂ）どちらも０ではないときは、まず入力
のＸ，Ｙを符号無し２進数とみて比較し、大きい方を選
ぶ。また、ＸとＹの差ｄ＝｜Ｘ−Ｙ｜を得る。ｄが０ｘ
ＦＦよりも大きいときは二つの入力Ｘ，Ｙのうち小さい
方の値が大きい方の値の１／２５６よりも大きくない。
したがって、丸めの方向を考慮しても演算結果Ｚは、
Ｘ，Ｙのうちの大きい方の値そのままである。ｄが０ｘ
ＦＦよりも小さい場合は、ＺはＸ，Ｙのうちの大きい方
よりも大きくなる。Ｘ＞Ｙの場合、ＺとＸとｄの間には
次の関係が成り立つ。
のＸ，Ｙを符号無し２進数とみて比較し、大きい方を選
ぶ。また、ＸとＹの差ｄ＝｜Ｘ−Ｙ｜を得る。ｄが０ｘ
ＦＦよりも大きいときは二つの入力Ｘ，Ｙのうち小さい
方の値が大きい方の値の１／２５６よりも大きくない。
したがって、丸めの方向を考慮しても演算結果Ｚは、
Ｘ，Ｙのうちの大きい方の値そのままである。ｄが０ｘ
ＦＦよりも小さい場合は、ＺはＸ，Ｙのうちの大きい方
よりも大きくなる。Ｘ＞Ｙの場合、ＺとＸとｄの間には
次の関係が成り立つ。
【００３１】 Ｚ−Ｘ＝ｌｏｇ2 （１＋２＊＊（−ｄ）） ．．．（式１６） ただし、ここでＺ，Ｘ，ｄは小数部５ビットの固定小数
点形式で表現している。したがってこの関係をＲＯＭに
入れておきｄをアドレスとして与え、読み出されたデー
タをＸに足せばＺが得られる。
点形式で表現している。したがってこの関係をＲＯＭに
入れておきｄをアドレスとして与え、読み出されたデー
タをＸに足せばＺが得られる。
【００３２】実施例では、二つの入力Ｘ［１２：０］，
Ｙ［１２：０］は共に減算器３７ａ，３７ｂに接続さ
れ、更に、Ｘ［１２：０］はＤＦＦ ３８ｄ、Ｙ［１
２：０］はＤＦＦ ３８ｅに接続され、対数表現の非ゼ
ロフラグであるＸ［１２］，Ｙ［１２］は更にＮＡＮＤ
ゲート６３に接続され、その出力はＤＦＦ ３８ｌを経
て信号ｚｅｒｏとなる。この信号は二つの入力ＸとＹの
少なくとも一つが０であることを意味している。１３ビ
ット幅の減算器３７ａはＸ−Ｙを、１３ビット幅の減算
器３７ｂはＹ−Ｘを計算する。減算器３７ａはＸとＹの
大小比較も兼ねており、これは減算器３７ａのキャリー
出力を見ることで行われる。キャリー出力はＤＦＦ ３
８ａ及びインバータ４０を経てＸｇｅＹ，ＹｇｔＸとい
う信号を得る。ＸｇｅＹはＸがＹよりも大きいか等しい
ことを、ＹｇｔＸはＹがＸよりも大きいことを意味す
る。二つの減算器３７ａと３７ｂの出力はそれぞれＤＦ
Ｆ ３８ｂとＤＦＦ ３８ｃを経てマルチプレクサ３９
ａに与えられる。このマルチプレクサ３９ａはＸｇｅＹ
で制御されており｜Ｘ−Ｙ｜を出力ＸｍＹ［１２：０］
として出す。つまり、Ｘ＞＝Ｙの時はＸ−Ｙを、Ｘ＜Ｙ
の時はＹ−Ｘを出力する。一方、ＤＦＦ ３８ｄとＤＦ
Ｆ ３８ｅの出力はマルチプレクサ３９ｂに与えられ
る。このマルチプレクサ３９ｂはＹｇｔＸで制御されＸ
とＹのうちの小さくない方を選び、つまり、Ｙ＞Ｘなら
ばＹを、そうではないときはＸを選び、選ばれた値はＤ
ＦＦ ３８ｈ，３８ｊを経て加算器４４の一方の入力に
入る。ＸｍＹ［１２：０］の上位５ビットＸｍＹ［１
２：８］を６入力ＮＯＲゲート４２ａの５つの入力に与
える。この５ビット分は前記ｄが０ｘＦＦよりも大きい
ことを検出するのに使われる。またＮＯＲゲート４２ａ
の残る一つの入力にはｚｅｒｏが入り、すでに述べたよ
うに、入力Ｘ，Ｙの少なくとも一方が０であることを示
している。したがって、ＮＯＲゲート４２ａの出力が０
の時は、ＸとＹの差が０ｘＦＦよりも大きいか、ＸとＹ
の少なくとも一方が０であることを示している。ＮＯＲ
ゲート４２ａの出力はＤＦＦ ３８ｇを経てｐａｓｓと
いう信号となる。この信号は６ビット分コピーされて６
ビット幅でＡＮＤゲート４３に供給される。
Ｙ［１２：０］は共に減算器３７ａ，３７ｂに接続さ
れ、更に、Ｘ［１２：０］はＤＦＦ ３８ｄ、Ｙ［１
２：０］はＤＦＦ ３８ｅに接続され、対数表現の非ゼ
ロフラグであるＸ［１２］，Ｙ［１２］は更にＮＡＮＤ
ゲート６３に接続され、その出力はＤＦＦ ３８ｌを経
て信号ｚｅｒｏとなる。この信号は二つの入力ＸとＹの
少なくとも一つが０であることを意味している。１３ビ
ット幅の減算器３７ａはＸ−Ｙを、１３ビット幅の減算
器３７ｂはＹ−Ｘを計算する。減算器３７ａはＸとＹの
大小比較も兼ねており、これは減算器３７ａのキャリー
出力を見ることで行われる。キャリー出力はＤＦＦ ３
８ａ及びインバータ４０を経てＸｇｅＹ，ＹｇｔＸとい
う信号を得る。ＸｇｅＹはＸがＹよりも大きいか等しい
ことを、ＹｇｔＸはＹがＸよりも大きいことを意味す
る。二つの減算器３７ａと３７ｂの出力はそれぞれＤＦ
Ｆ ３８ｂとＤＦＦ ３８ｃを経てマルチプレクサ３９
ａに与えられる。このマルチプレクサ３９ａはＸｇｅＹ
で制御されており｜Ｘ−Ｙ｜を出力ＸｍＹ［１２：０］
として出す。つまり、Ｘ＞＝Ｙの時はＸ−Ｙを、Ｘ＜Ｙ
の時はＹ−Ｘを出力する。一方、ＤＦＦ ３８ｄとＤＦ
Ｆ ３８ｅの出力はマルチプレクサ３９ｂに与えられ
る。このマルチプレクサ３９ｂはＹｇｔＸで制御されＸ
とＹのうちの小さくない方を選び、つまり、Ｙ＞Ｘなら
ばＹを、そうではないときはＸを選び、選ばれた値はＤ
ＦＦ ３８ｈ，３８ｊを経て加算器４４の一方の入力に
入る。ＸｍＹ［１２：０］の上位５ビットＸｍＹ［１
２：８］を６入力ＮＯＲゲート４２ａの５つの入力に与
える。この５ビット分は前記ｄが０ｘＦＦよりも大きい
ことを検出するのに使われる。またＮＯＲゲート４２ａ
の残る一つの入力にはｚｅｒｏが入り、すでに述べたよ
うに、入力Ｘ，Ｙの少なくとも一方が０であることを示
している。したがって、ＮＯＲゲート４２ａの出力が０
の時は、ＸとＹの差が０ｘＦＦよりも大きいか、ＸとＹ
の少なくとも一方が０であることを示している。ＮＯＲ
ゲート４２ａの出力はＤＦＦ ３８ｇを経てｐａｓｓと
いう信号となる。この信号は６ビット分コピーされて６
ビット幅でＡＮＤゲート４３に供給される。
【００３３】ＸｍＹ［１２：０］の下位８ビットＸｍＹ
［７：０］はＲＯＭ ４１のアドレス入力に接続する。
このＲＯＭは前記（式１６）の関係を格納しており、構
成は２５６語×６ビットで、そのデータＤとアドレスＡ
の関係は、小数部が５ビットであることを考慮すると Ｄ＝３２＊ｌｏｇ2 （１＋２＊＊（−Ａ／３２）） ．．．（式１７） である。ＲＯＭ ４１の出力は６ビット幅のＤＦＦ ３
８ｆを経て６ビット幅の２入力ＡＮＤゲート４３に入力
する。ＡＮＤゲート４３は各ビットについてのＡＮＤを
とる。ＡＮＤゲート４３の出力は６ビット幅のＤＦＦ
３８ｉを経て、上位側に７ビット分の０を付加し、１３
ビット加算器４４のもう一方の入力に入る。ＡＮＤゲー
ト４３の一方の入力にはそれぞれＤＦＦ ３８ｆの各出
力が、もう一方の入力が前記ｐａｓｓが接続されてい
る。したがって、ＡＮＤゲート４３はｐａｓｓが０のと
き、加算器４４への入力を０にする。したがって、ｄが
０ｘＦＦよりも大きい時とＸとＹの少なくとも一方が０
の場合は、Ｘ，Ｙの小さくない方に０が加えられ出力と
してＺ［１２：０］に出る。そうではない場合は、ＲＯ
Ｍ ４１から読み出した値をＸ，Ｙのうちの小さくない
方に足してＺ［１２：０］に出す。
［７：０］はＲＯＭ ４１のアドレス入力に接続する。
このＲＯＭは前記（式１６）の関係を格納しており、構
成は２５６語×６ビットで、そのデータＤとアドレスＡ
の関係は、小数部が５ビットであることを考慮すると Ｄ＝３２＊ｌｏｇ2 （１＋２＊＊（−Ａ／３２）） ．．．（式１７） である。ＲＯＭ ４１の出力は６ビット幅のＤＦＦ ３
８ｆを経て６ビット幅の２入力ＡＮＤゲート４３に入力
する。ＡＮＤゲート４３は各ビットについてのＡＮＤを
とる。ＡＮＤゲート４３の出力は６ビット幅のＤＦＦ
３８ｉを経て、上位側に７ビット分の０を付加し、１３
ビット加算器４４のもう一方の入力に入る。ＡＮＤゲー
ト４３の一方の入力にはそれぞれＤＦＦ ３８ｆの各出
力が、もう一方の入力が前記ｐａｓｓが接続されてい
る。したがって、ＡＮＤゲート４３はｐａｓｓが０のと
き、加算器４４への入力を０にする。したがって、ｄが
０ｘＦＦよりも大きい時とＸとＹの少なくとも一方が０
の場合は、Ｘ，Ｙの小さくない方に０が加えられ出力と
してＺ［１２：０］に出る。そうではない場合は、ＲＯ
Ｍ ４１から読み出した値をＸ，Ｙのうちの小さくない
方に足してＺ［１２：０］に出す。
【００３４】図６に相対距離計算手段の実施例を示す。
ここでは三つの対数表現加算手段４５ａ，４５ｂ，４５
ｃを用いる。相対距離計算手段の行う演算 ｒ２＝Ｘｉｊ＊＊２＋Ｙｉｊ＊＊２＋Ｚｉｊ＊＊２＋ｅ＊＊２ のうち、２乗の演算は、Ｘｉｊ，Ｙｉｊ，Ｚｉｊ，ｅは
対数表現であるがゆえ、フラグの２ビットを除く部分を
ＭＳＢ側に１ビットシフトしＬＳＢに０を与えることに
より達成される。例えば、Ｘｉｊに関しては、Ｘｉｊ
［１２］，Ｘｉｊ［１０］，Ｘｉｊ［９］，Ｘｉｊ
［８］，・・・，Ｘｉｊ［１］，Ｘｉｊ［０］，０を与
えることになる。図６においては、これをＸｉｊ［１
２，，１０．．０］，，０で表している。Ｙｉｊ，Ｚｉ
ｊに関しても同様である。ここでは２乗をとるので結果
は必ず非負である。したがって、対数表現の符号フラグ
を除く１３ビットで処理をしている。Ｘｉｊ＊＊２とＹ
ｉｊ＊＊２を対数表現加算手段４５ａの入力に与え、Ｘ
ｉｊ＊＊２＋Ｙｉｊ＊＊２を得る。ｅレジスタ４６の１
３ビット出力の２乗ｅ＊＊２とＺｉｊ＊＊２を対数表現
加算手段４５ｂの入力に与え、Ｚｉｊ＊＊２＋ｅ＊＊２
を得る。さらにこれら２つの加算結果を対数表現加算手
段４５ｃの入力に与え、ｒ２を得る。
ここでは三つの対数表現加算手段４５ａ，４５ｂ，４５
ｃを用いる。相対距離計算手段の行う演算 ｒ２＝Ｘｉｊ＊＊２＋Ｙｉｊ＊＊２＋Ｚｉｊ＊＊２＋ｅ＊＊２ のうち、２乗の演算は、Ｘｉｊ，Ｙｉｊ，Ｚｉｊ，ｅは
対数表現であるがゆえ、フラグの２ビットを除く部分を
ＭＳＢ側に１ビットシフトしＬＳＢに０を与えることに
より達成される。例えば、Ｘｉｊに関しては、Ｘｉｊ
［１２］，Ｘｉｊ［１０］，Ｘｉｊ［９］，Ｘｉｊ
［８］，・・・，Ｘｉｊ［１］，Ｘｉｊ［０］，０を与
えることになる。図６においては、これをＸｉｊ［１
２，，１０．．０］，，０で表している。Ｙｉｊ，Ｚｉ
ｊに関しても同様である。ここでは２乗をとるので結果
は必ず非負である。したがって、対数表現の符号フラグ
を除く１３ビットで処理をしている。Ｘｉｊ＊＊２とＹ
ｉｊ＊＊２を対数表現加算手段４５ａの入力に与え、Ｘ
ｉｊ＊＊２＋Ｙｉｊ＊＊２を得る。ｅレジスタ４６の１
３ビット出力の２乗ｅ＊＊２とＺｉｊ＊＊２を対数表現
加算手段４５ｂの入力に与え、Ｚｉｊ＊＊２＋ｅ＊＊２
を得る。さらにこれら２つの加算結果を対数表現加算手
段４５ｃの入力に与え、ｒ２を得る。
【００３５】この１３ビットの出力ｒ２とｈレジスタ４
７の１３ビット出力ｈとを１３ビット幅の減算器４８に
与え、大小比較する。比較結果は減算器４８のキャリー
アウトからインバータ４９を介してＮＢ １６として集
積回路１外部に出力する。ｒ２＞＝ｈならばＮＢは０、
ｒ２＜ｈならばＮＢは１となる。
７の１３ビット出力ｈとを１３ビット幅の減算器４８に
与え、大小比較する。比較結果は減算器４８のキャリー
アウトからインバータ４９を介してＮＢ １６として集
積回路１外部に出力する。ｒ２＞＝ｈならばＮＢは０、
ｒ２＜ｈならばＮＢは１となる。
【００３６】ｅレジスタ４６とｈレジスタ４７は外部バ
ス１３から内部バス１２ａを経て値がロードされる。ロ
ードの制御は外部バスインターフェース手段１５が行
う。
ス１３から内部バス１２ａを経て値がロードされる。ロ
ードの制御は外部バスインターフェース手段１５が行
う。
【００３７】図７に１／２乗手段の実施例を示す。ｒ２
は非負の対数表現であるので、これを１／２乗するため
には非フラグ部ｒ２［１１：１］を１ビットＬＳＢ側に
シフトしｒ［１０：０］とし、ｒ［１１］を０とすれば
よい。非ゼロフラグに関してはｒ２［１２］をそのまま
ｒ［１２］とする。これは０の１／２乗は０であり、非
ゼロの値の１／２乗は非ゼロであるからである。ここで
の計算対象の性質上ｒ２とｒは決して負になることはな
いため対数表現の符号フラグを省略している。
は非負の対数表現であるので、これを１／２乗するため
には非フラグ部ｒ２［１１：１］を１ビットＬＳＢ側に
シフトしｒ［１０：０］とし、ｒ［１１］を０とすれば
よい。非ゼロフラグに関してはｒ２［１２］をそのまま
ｒ［１２］とする。これは０の１／２乗は０であり、非
ゼロの値の１／２乗は非ゼロであるからである。ここで
の計算対象の性質上ｒ２とｒは決して負になることはな
いため対数表現の符号フラグを省略している。
【００３８】図８に３／２乗手段の実施例を示す。ｒ２
とその１／２乗であるｒを対数表現乗算手段でかけるこ
とによりｒ２の３／２乗であるｒ３を得ている。計算対
象の性質上ｒ２とｒは決して負になることはないため対
数表現の符号フラグを省略している。
とその１／２乗であるｒを対数表現乗算手段でかけるこ
とによりｒ２の３／２乗であるｒ３を得ている。計算対
象の性質上ｒ２とｒは決して負になることはないため対
数表現の符号フラグを省略している。
【００３９】ｒ３，ｒのいずれも、対数表現除算手段６
ａ，６ｂに入力するまえに、符号フラグにその値が非負
であることを意味する０を補い与える。Ｍｊは負の値を
とりうるため、、対数表現除算手段６ａ，６ｂでは符号
フラグも取り扱う。
ａ，６ｂに入力するまえに、符号フラグにその値が非負
であることを意味する０を補い与える。Ｍｊは負の値を
とりうるため、、対数表現除算手段６ａ，６ｂでは符号
フラグも取り扱う。
【００４０】図９に相互作用力およびポテンシャル計算
手段の実施例を示す。この両者は同じ構成と同じ動作を
有し、違いは入出力データにある。Ｘ座標軸方向の相互
作用力に関して説明すると、パイプラインレジスタ１９
ａにてパイプラインステージの差を補正するために遅延
されたＸｉｊと対数表現除算手段６ａで得られたＭｊ／
ｒ３の積を対数表現乗算手段５１でとると、Ｘ座標軸方
向の相互作用力が得られる。３つの相互作用力計算手段
７ａ，７ｂ，７ｃとポテンシャル計算手段８の入力デー
タと出力データをまとめると下記のようになる。
手段の実施例を示す。この両者は同じ構成と同じ動作を
有し、違いは入出力データにある。Ｘ座標軸方向の相互
作用力に関して説明すると、パイプラインレジスタ１９
ａにてパイプラインステージの差を補正するために遅延
されたＸｉｊと対数表現除算手段６ａで得られたＭｊ／
ｒ３の積を対数表現乗算手段５１でとると、Ｘ座標軸方
向の相互作用力が得られる。３つの相互作用力計算手段
７ａ，７ｂ，７ｃとポテンシャル計算手段８の入力デー
タと出力データをまとめると下記のようになる。
【００４１】 符号 入力データ 出力データ ７ａ Ｍｊ／ｒ３，遅延されたＸｉｊ 相互作用力のＸ成分 ７ｂ Ｍｊ／ｒ３，遅延されたＹｉｊ 相互作用力のＹ成分 ７ｃ Ｍｊ／ｒ３，遅延されたＺｉｊ 相互作用力のＺ成分 ８ Ｍｊ／ｒ，定数ｕ ポテンシャル 実施例では、定数ｕに固定小数点表現の１を対数表現し
た０ｘ１０００を用いている。
た０ｘ１０００を用いている。
【００４２】図１０に固定小数点表現変換手段の実施例
を示す。この手段は、５ビット×３２語のＲＯＭ ５
２、ＰＬＡ ５３、５個の２入力ＡＮＤゲート５４と、
ＤＦＦ５５ａ，５５ｂ，５５ｃと、４８ビット出力のシ
フタ５６から構成されており、１４ビット幅の対数表現
を４８ビット幅の固定小数点表現と符号フラグに変換す
る。ＹＳｉｇｎは符号フラグである。
を示す。この手段は、５ビット×３２語のＲＯＭ ５
２、ＰＬＡ ５３、５個の２入力ＡＮＤゲート５４と、
ＤＦＦ５５ａ，５５ｂ，５５ｃと、４８ビット出力のシ
フタ５６から構成されており、１４ビット幅の対数表現
を４８ビット幅の固定小数点表現と符号フラグに変換す
る。ＹＳｉｇｎは符号フラグである。
【００４３】Ｘ［４：０］は対数表現の小数部分である
ので、これをＲＯＭ ５２で固定小数点表現の小数部分
に変換する。Ｘ［４：０］をＡ、ＲＯＭの出力をＤとす
ると、その関係は Ｄ＝３２＊（２＊＊（Ａ／３２）−１） である。ただし、対数表現の非ゼロフラグＸ［１２］が
０、つまり対数表現Ｘが０を表しているならば、固定小
数点表現の小数部分も０でなければならない。そこで、
ＡＮＤゲート５４でそのためのマスキングを行ってい
る。この、ＡＮＤゲート５４の出力のＭＳＢ側にＸ［１
２］をビット５として追加し合計６ビットとし、ＤＦＦ
５５ｃを経てシフタ５６の入力ｙ［５：０］とする。
ＲＯＭ ５２は（２＊＊（Ａ／３２））から１を差し引
いた値を固定小数点表現の５ビット幅の小数部として出
力するので、ビット５にＸ［１２］を付加することは、
Ｘが非ゼロならばその固定小数点表現にて１を加えたこ
とに等しく、したがって、２＊＊（Ａ／３２）を表す実
数を小数幅５ビットの固定小数点表現で得たことにな
る。一方、Ｘが０ならばＸ［１２］は０かつＡＮＤゲー
ト５４の出力もみな０となり、固定小数点表現でも０と
なる。Ｘ［１１：５］はｙ［５：０］を４８ビット幅の
どこに置くかを決める。Ｘ［１１：５］をＰＬＡ ５３
に与えシフタのシフト制御信号を作り、ＤＦＦ ５６ｂ
を介してシフタに与える。ＰＬＡ ５３はＸ［１１：
５］が６７の時ｙ［５］がＹ［４７］に、２０の時にｙ
［５］がＹ［０］に現れるように、つまり （Ｘ［１１：５］の値）−（Ｙ［５］が現れるＹのビッ
ト位置）＝２０ となるようなシフト制御信号を作る。Ｙ［４７：０］の
うちｙ［５：０］に対応しない場所はすべて０となる。
対数表現の符号フラグであるＸ［１３］はＤＦＦ５５ａ
を経てＹＳｉｇｎとして符号フラグとして出力される。
ので、これをＲＯＭ ５２で固定小数点表現の小数部分
に変換する。Ｘ［４：０］をＡ、ＲＯＭの出力をＤとす
ると、その関係は Ｄ＝３２＊（２＊＊（Ａ／３２）−１） である。ただし、対数表現の非ゼロフラグＸ［１２］が
０、つまり対数表現Ｘが０を表しているならば、固定小
数点表現の小数部分も０でなければならない。そこで、
ＡＮＤゲート５４でそのためのマスキングを行ってい
る。この、ＡＮＤゲート５４の出力のＭＳＢ側にＸ［１
２］をビット５として追加し合計６ビットとし、ＤＦＦ
５５ｃを経てシフタ５６の入力ｙ［５：０］とする。
ＲＯＭ ５２は（２＊＊（Ａ／３２））から１を差し引
いた値を固定小数点表現の５ビット幅の小数部として出
力するので、ビット５にＸ［１２］を付加することは、
Ｘが非ゼロならばその固定小数点表現にて１を加えたこ
とに等しく、したがって、２＊＊（Ａ／３２）を表す実
数を小数幅５ビットの固定小数点表現で得たことにな
る。一方、Ｘが０ならばＸ［１２］は０かつＡＮＤゲー
ト５４の出力もみな０となり、固定小数点表現でも０と
なる。Ｘ［１１：５］はｙ［５：０］を４８ビット幅の
どこに置くかを決める。Ｘ［１１：５］をＰＬＡ ５３
に与えシフタのシフト制御信号を作り、ＤＦＦ ５６ｂ
を介してシフタに与える。ＰＬＡ ５３はＸ［１１：
５］が６７の時ｙ［５］がＹ［４７］に、２０の時にｙ
［５］がＹ［０］に現れるように、つまり （Ｘ［１１：５］の値）−（Ｙ［５］が現れるＹのビッ
ト位置）＝２０ となるようなシフト制御信号を作る。Ｙ［４７：０］の
うちｙ［５：０］に対応しない場所はすべて０となる。
対数表現の符号フラグであるＸ［１３］はＤＦＦ５５ａ
を経てＹＳｉｇｎとして符号フラグとして出力される。
【００４４】図１１に積算用加算手段と積算値レジスタ
手段の実施例をまとめて示す。これらは５６ビット幅の
インバータ５７、５６ビット幅の２入力マルチプレクサ
５８、５６ビット幅の加算器５９、５６ビット幅の２入
力マルチプレクサ６０、５６ビット幅のレジスタ６１、
２個の２８ビット幅のトライステートバッファ６２ａ，
６２ｂから構成されている。積算用加算器に与えられる
入力は４８ビットの固定小数（Ｙ［４７：０］と呼ぶこ
とにする）とその符号をしめすフラグ（ＹＳｉｇｎと呼
ぶことにする）である。 Ｙ［４７：０］のＭＳＢ側に
８ビットの０を付加してＹ［５５：０］とする。以降の
計算は５６ビット幅で行われる。Ｙ［５５：０］の各ビ
ット毎の反転をインバータ５７でとり、それとＹ［５
５：０］をマルチプレクサ５８に与え、ＹＳｉｇｎで選
択する。ＹＳｉｇｎが０ならばＹ［５５：０］がそのま
ま出力され、１ならばインバータ５７の出力が選択され
る。このマルチプレクサの出力を加算器５９の一方の入
力に与え、もう一方の入力にはレジスタ６１の出力を与
え、キャリーイン入力にはＹＳｉｇｎを与える。この一
連の接続により、ＹＳｉｇｎ＝０すなわちＹ［４７：
０］は正もしくは０の時はＹ［４７：０］と積算値レジ
スタの値を足し合わせ、ＹＳｉｇｎ＝１の時はＹ［４
７：０］の２の補数をとり積算値レジスタの値と足し合
わせる、つまり積算値レジスタの値からＹ［４７：０］
を引く。２の補数をとる操作は各ビットを反転しそれに
１を足すことであるが、実施例ではインバータ５７がビ
ットの反転を行い加算器５９のキャリーイン入力にＹＳ
ｉｇｎを与えることで１を足している。
手段の実施例をまとめて示す。これらは５６ビット幅の
インバータ５７、５６ビット幅の２入力マルチプレクサ
５８、５６ビット幅の加算器５９、５６ビット幅の２入
力マルチプレクサ６０、５６ビット幅のレジスタ６１、
２個の２８ビット幅のトライステートバッファ６２ａ，
６２ｂから構成されている。積算用加算器に与えられる
入力は４８ビットの固定小数（Ｙ［４７：０］と呼ぶこ
とにする）とその符号をしめすフラグ（ＹＳｉｇｎと呼
ぶことにする）である。 Ｙ［４７：０］のＭＳＢ側に
８ビットの０を付加してＹ［５５：０］とする。以降の
計算は５６ビット幅で行われる。Ｙ［５５：０］の各ビ
ット毎の反転をインバータ５７でとり、それとＹ［５
５：０］をマルチプレクサ５８に与え、ＹＳｉｇｎで選
択する。ＹＳｉｇｎが０ならばＹ［５５：０］がそのま
ま出力され、１ならばインバータ５７の出力が選択され
る。このマルチプレクサの出力を加算器５９の一方の入
力に与え、もう一方の入力にはレジスタ６１の出力を与
え、キャリーイン入力にはＹＳｉｇｎを与える。この一
連の接続により、ＹＳｉｇｎ＝０すなわちＹ［４７：
０］は正もしくは０の時はＹ［４７：０］と積算値レジ
スタの値を足し合わせ、ＹＳｉｇｎ＝１の時はＹ［４
７：０］の２の補数をとり積算値レジスタの値と足し合
わせる、つまり積算値レジスタの値からＹ［４７：０］
を引く。２の補数をとる操作は各ビットを反転しそれに
１を足すことであるが、実施例ではインバータ５７がビ
ットの反転を行い加算器５９のキャリーイン入力にＹＳ
ｉｇｎを与えることで１を足している。
【００４５】通常、加算器５９の出力はマルチプレクサ
６０を経て積算値レジスタ６１にロードされる。ただ
し、マルチプレクサ６０に積算値レジスタクリア信号が
与えられている場合はこのマルチプレクサは０を選択し
出力し、レジスタ６１はレジスタロード信号が１の時の
み５６ビット幅の入力をロードする。積算値レジスタ６
１の出力はすでに述べた様に加算器５９の一方の入力と
トライステートバッファ６２ａ，６２ｂに与えられる。
６０を経て積算値レジスタ６１にロードされる。ただ
し、マルチプレクサ６０に積算値レジスタクリア信号が
与えられている場合はこのマルチプレクサは０を選択し
出力し、レジスタ６１はレジスタロード信号が１の時の
み５６ビット幅の入力をロードする。積算値レジスタ６
１の出力はすでに述べた様に加算器５９の一方の入力と
トライステートバッファ６２ａ，６２ｂに与えられる。
【００４６】２個のトライステートバッファ６２ａ，６
２ｂはともに２８ビット幅で、一方は積算値レジスタ６
１の出力の上位２８ビットを入力し、もう一方は積算値
レジスタの出力の下位２８ビットを入力する。いずれの
トライステートバッファも２８ビット幅の内部バス１２
ｂをドライブする。各トライステートバッファのイネー
ブル信号すなわち積算値レジスタ読み出し信号は外部バ
スインターフェース手段１５にて作られる。
２ｂはともに２８ビット幅で、一方は積算値レジスタ６
１の出力の上位２８ビットを入力し、もう一方は積算値
レジスタの出力の下位２８ビットを入力する。いずれの
トライステートバッファも２８ビット幅の内部バス１２
ｂをドライブする。各トライステートバッファのイネー
ブル信号すなわち積算値レジスタ読み出し信号は外部バ
スインターフェース手段１５にて作られる。
【００４７】図１２に外部バスインターフェース手段の
実施例を示す。実施例は集積回路１外部より、３ビット
のレジスタアドレスＡ［２：０］、チップセレクト入力
ＣＳ、ライトイネーブル入力ＷＥ、アウトプットイネー
ブル入力ＯＥ、集積回路１に対する演算可を示すＰＣ
１４、２８ビット幅の双方向性データバスＤＢ［２７：
０］を入力する。このうちＰＣ １４を除くＲＡ［２：
０］，ＣＳ，ＷＥ，ＯＥ，ＤＢ［２７：０］は外部バス
１３を構成する。
実施例を示す。実施例は集積回路１外部より、３ビット
のレジスタアドレスＡ［２：０］、チップセレクト入力
ＣＳ、ライトイネーブル入力ＷＥ、アウトプットイネー
ブル入力ＯＥ、集積回路１に対する演算可を示すＰＣ
１４、２８ビット幅の双方向性データバスＤＢ［２７：
０］を入力する。このうちＰＣ １４を除くＲＡ［２：
０］，ＣＳ，ＷＥ，ＯＥ，ＤＢ［２７：０］は外部バス
１３を構成する。
【００４８】Ａ［２：０］，ＣＳ，ＷＥ，ＯＥは集積回
路１のクロックに対して非同期な入力である。そのた
め、それぞれクロックに対して同期をとるシンクロナイ
ザ６４ａ，６４ｂ，６４ｃ，６４ｄに入力し、それらの
出力をレジスタアドレスデコーダ６６に入力する。集積
回路１が外部バス１３からの入力を受け付けるのはＣＳ
＝１かつＷＥ＝１かつＯＥ＝０のときで、Ａ［２：０］
で指定された内部レジスタ（Ｘｉ，Ｙｉ，Ｚｉ，ｅ，
ｈ）に対応して、レジスタ書き込み信号がアサートされ
る。集積回路１が外部バス１３に値を出力するのはＣＳ
＝１かつＷＥ＝０かつＯＥ＝１のときで、Ａ［２：０］
で指定された積算値レジスタの上位もしくは下位の２８
ビットの読み出し信号がアサートされる。同時に、バス
ドライブ信号がアサートされる。
路１のクロックに対して非同期な入力である。そのた
め、それぞれクロックに対して同期をとるシンクロナイ
ザ６４ａ，６４ｂ，６４ｃ，６４ｄに入力し、それらの
出力をレジスタアドレスデコーダ６６に入力する。集積
回路１が外部バス１３からの入力を受け付けるのはＣＳ
＝１かつＷＥ＝１かつＯＥ＝０のときで、Ａ［２：０］
で指定された内部レジスタ（Ｘｉ，Ｙｉ，Ｚｉ，ｅ，
ｈ）に対応して、レジスタ書き込み信号がアサートされ
る。集積回路１が外部バス１３に値を出力するのはＣＳ
＝１かつＷＥ＝０かつＯＥ＝１のときで、Ａ［２：０］
で指定された積算値レジスタの上位もしくは下位の２８
ビットの読み出し信号がアサートされる。同時に、バス
ドライブ信号がアサートされる。
【００４９】外部バス１３のデータバス部ＤＢ［２７：
０］はＤＦＦ ６８ｂを介して内部バ１２ａに接続さ
れ、また、内部バス１２ｂはＤＦＦ ６８ａとトライス
テートバッファ６５を介してＤＢ［２７：０］に出力す
る。トライステートバッファ６５はバスドライブ信号を
ＤＦＦ ６７で１クロック遅らせたもので制御され、バ
スドライブ信号がアサートされた次のサイクルの間、ラ
ッチとして機能するＤＦＦ ６８ａの出力をＤＢ［２
７：０］に出力し、そうではないときはハイインピーダ
ンス状態になる。
０］はＤＦＦ ６８ｂを介して内部バ１２ａに接続さ
れ、また、内部バス１２ｂはＤＦＦ ６８ａとトライス
テートバッファ６５を介してＤＢ［２７：０］に出力す
る。トライステートバッファ６５はバスドライブ信号を
ＤＦＦ ６７で１クロック遅らせたもので制御され、バ
スドライブ信号がアサートされた次のサイクルの間、ラ
ッチとして機能するＤＦＦ ６８ａの出力をＤＢ［２
７：０］に出力し、そうではないときはハイインピーダ
ンス状態になる。
【００５０】すでに述べたように、各積算値レジスタは
トライステートバッファを介して内部バス１２ｂをドラ
イブする。したがって、積算値レジスタの読み出し手順
は下記のようになる。
トライステートバッファを介して内部バス１２ｂをドラ
イブする。したがって、積算値レジスタの読み出し手順
は下記のようになる。
【００５１】１ Ａ［２：０］とＣＳ＝１，ＷＥ＝０，
ＯＥ＝１をアサートする。
ＯＥ＝１をアサートする。
【００５２】２ クロックに同期してシンクロナイザが
出力する。
出力する。
【００５３】３ レジスタアドレスデコーダ６６がバス
ドライブ信号と積算値レジスタ上位／下位読み出し信号
をアサートする。
ドライブ信号と積算値レジスタ上位／下位読み出し信号
をアサートする。
【００５４】４ 対応する積算値レジスタの上位または
下位の値が内部バス１２ｂに出力。
下位の値が内部バス１２ｂに出力。
【００５５】５ クロックに同期してバスドライブ信号
と内部バス１２ｂの値がそれぞれＤＦＦ ６７，ＤＦＦ
６８ａに取り込まれる。
と内部バス１２ｂの値がそれぞれＤＦＦ ６７，ＤＦＦ
６８ａに取り込まれる。
【００５６】６ トライステートバッファ６５がドライ
ブ状態となり、ＤＦＦ ６８ａの値がＤＢ［２７：０］
に出力される。
ブ状態となり、ＤＦＦ ６８ａの値がＤＢ［２７：０］
に出力される。
【００５７】一方、内部レジスタへの書き込みの場合
は、ＤＢ［２７：０］の値はＤＦＦ６８ｂを経て内部バ
ス１２ａに現れるので、各内部レジスタは対応する書き
込み信号で内部バス１２ａの値を取り込む。
は、ＤＢ［２７：０］の値はＤＦＦ６８ｂを経て内部バ
ス１２ａに現れるので、各内部レジスタは対応する書き
込み信号で内部バス１２ａの値を取り込む。
【００５８】ＰＣ １４は直列につながるＤＦＦ ６９
に入力し、１クロック毎にその値は右隣のＤＦＦに送ら
れていく。ＤＦＦ ６９のＤＦＦの個数はＸｊ，Ｙｊ，
Ｚｊ，Ｍｊの入力から積算値レジスタ手段１１の積算値
レジスタ６１までにあるパイプラインステージ数−１に
等しく、実施例では１４個である。
に入力し、１クロック毎にその値は右隣のＤＦＦに送ら
れていく。ＤＦＦ ６９のＤＦＦの個数はＸｊ，Ｙｊ，
Ｚｊ，Ｍｊの入力から積算値レジスタ手段１１の積算値
レジスタ６１までにあるパイプラインステージ数−１に
等しく、実施例では１４個である。
【００５９】図１３のタイミングチャートに沿って、Ｐ
Ｃの入力から積算値レジスタロード信号１８と積算値レ
ジスタゼロクリア信号１７の生成を説明する。Ｘｊ，Ｙ
ｊ，Ｚｊ，Ｍｊの値はそれが有効であるかどうかにかか
わらず、毎サイクル入力され、計算され、積算値レジス
タ手段１１の積算値レジスタ６１の入力に達する。Ｘ
ｊ，Ｙｊ，Ｚｊ，Ｍｊが有効な時ＰＣ＝１を入力する。
逆にＸｊ，Ｙｊ，Ｚｊ，Ｍｊが無効なときはＰＣ＝０を
入力する。有効なＸｊ，Ｙｊ，Ｚｊ，Ｍｊは連続して毎
サイクル与えられるものとする。図１３では時刻０，
１，２に有効なＸｊ，Ｙｊ，Ｚｊ，Ｍｊが与えられ、こ
の間ＰＣ＝１で、それ以外のときはＰＣ＝０である。Ｐ
Ｃの値はクロック毎にＤＦＦ ６９ａ，６９ｂ，６９
ｃ，．．．６９ｍ，６９ｎと伝播していき、時刻１５，
１６，１７においてＤＦＦ ６９ｎの出力は１になる。
時刻１５のときには時刻０に入力されたＸｊ等のデータ
が、時刻１６のときには時刻１に入力されたＸｊ等のデ
ータが、時刻１７のときには時刻２に入力されたＸｊ等
のデータが積算値レジスタ６１の入力に現れる。したが
って、積算値レジスタは時刻１４にゼロクリアする必要
がある。これはＤＦＦ ６９ｍの出力の１とＤＦＦ ６
９ｎの出力の０を同時に検出すればよい。これはインバ
ータ７０とＡＮＤゲート７２で行われ、ＡＮＤゲート７
２の出力が積算値レジスタゼロクリア信号１７である。
図１３の時刻１４において積算値レジスタゼロクリア信
号１７を与えることにより、時刻１４において積算値レ
ジスタの値は０となる。積算値レジスタはその入力に有
効な値が来ている時にのみロードされる。すなわち、Ｄ
ＦＦ ６９ｍとＤＦＦ ６９ｎの出力をＯＲゲート７１
に与え、その出力を積算値レジスタロード信号１８とす
る。図１３では時刻１４，１５，１６，１７にて積算値
レジスタロード信号１８は１となる。ＰＣが１から０に
戻ると１４サイクル後にＤＦＦ ６９ｎの出力も０とな
り、積算値レジスタに新たな値はロードされず値は保持
される。
Ｃの入力から積算値レジスタロード信号１８と積算値レ
ジスタゼロクリア信号１７の生成を説明する。Ｘｊ，Ｙ
ｊ，Ｚｊ，Ｍｊの値はそれが有効であるかどうかにかか
わらず、毎サイクル入力され、計算され、積算値レジス
タ手段１１の積算値レジスタ６１の入力に達する。Ｘ
ｊ，Ｙｊ，Ｚｊ，Ｍｊが有効な時ＰＣ＝１を入力する。
逆にＸｊ，Ｙｊ，Ｚｊ，Ｍｊが無効なときはＰＣ＝０を
入力する。有効なＸｊ，Ｙｊ，Ｚｊ，Ｍｊは連続して毎
サイクル与えられるものとする。図１３では時刻０，
１，２に有効なＸｊ，Ｙｊ，Ｚｊ，Ｍｊが与えられ、こ
の間ＰＣ＝１で、それ以外のときはＰＣ＝０である。Ｐ
Ｃの値はクロック毎にＤＦＦ ６９ａ，６９ｂ，６９
ｃ，．．．６９ｍ，６９ｎと伝播していき、時刻１５，
１６，１７においてＤＦＦ ６９ｎの出力は１になる。
時刻１５のときには時刻０に入力されたＸｊ等のデータ
が、時刻１６のときには時刻１に入力されたＸｊ等のデ
ータが、時刻１７のときには時刻２に入力されたＸｊ等
のデータが積算値レジスタ６１の入力に現れる。したが
って、積算値レジスタは時刻１４にゼロクリアする必要
がある。これはＤＦＦ ６９ｍの出力の１とＤＦＦ ６
９ｎの出力の０を同時に検出すればよい。これはインバ
ータ７０とＡＮＤゲート７２で行われ、ＡＮＤゲート７
２の出力が積算値レジスタゼロクリア信号１７である。
図１３の時刻１４において積算値レジスタゼロクリア信
号１７を与えることにより、時刻１４において積算値レ
ジスタの値は０となる。積算値レジスタはその入力に有
効な値が来ている時にのみロードされる。すなわち、Ｄ
ＦＦ ６９ｍとＤＦＦ ６９ｎの出力をＯＲゲート７１
に与え、その出力を積算値レジスタロード信号１８とす
る。図１３では時刻１４，１５，１６，１７にて積算値
レジスタロード信号１８は１となる。ＰＣが１から０に
戻ると１４サイクル後にＤＦＦ ６９ｎの出力も０とな
り、積算値レジスタに新たな値はロードされず値は保持
される。
【００６０】
【発明の効果】本発明の処理装置にて処理する「２点間
の距離を求め相互作用力とポテンシャルを計算しそれら
の積算を１回おこなう」という計算はスーパーコンピュ
ータ上の３０個の浮動小数点命令に相当する。本発明は
パイプライン処理を行っておりその計算を見掛け上１サ
イクルで行う事ができる。従って、本発明による集積回
路で構成される処理装置を３０ＭＨｚで動作させると９
００ＭＦｌｏｐｓの処理能力を得ることができる。これ
はスーパーコンピュータの性能にほぼ等しい。本発明に
よる処理装置は標準的なＣＭＯＳテクノロジーで集積回
路上に構成するこができ、その量産価格は汎用マイクロ
プロセッサのＣＰＵチップ程度であり、スーパーコンピ
ュータと比較すると極めて安価である。
の距離を求め相互作用力とポテンシャルを計算しそれら
の積算を１回おこなう」という計算はスーパーコンピュ
ータ上の３０個の浮動小数点命令に相当する。本発明は
パイプライン処理を行っておりその計算を見掛け上１サ
イクルで行う事ができる。従って、本発明による集積回
路で構成される処理装置を３０ＭＨｚで動作させると９
００ＭＦｌｏｐｓの処理能力を得ることができる。これ
はスーパーコンピュータの性能にほぼ等しい。本発明に
よる処理装置は標準的なＣＭＯＳテクノロジーで集積回
路上に構成するこができ、その量産価格は汎用マイクロ
プロセッサのＣＰＵチップ程度であり、スーパーコンピ
ュータと比較すると極めて安価である。
【００６１】更に、本発明の集積回路を複数個並列に動
作させると、個数に比例する処理能力を容易に得ること
が出来る。これにより、スーパーコンピュータよりも大
きな処理能力を得ることも容易である。
作させると、個数に比例する処理能力を容易に得ること
が出来る。これにより、スーパーコンピュータよりも大
きな処理能力を得ることも容易である。
【図１】 この発明の概略の構成である。
【図２】 成分差計算手段の実施例のブロック図であ
る。
る。
【図３】 対数表現乗算手段の実施例のブロック図であ
る。
る。
【図４】 対数表現除算手段の実施例のブロック図であ
る。
る。
【図５】 対数表現の加算手段の実施例のブロック図で
ある。
ある。
【図６】 相対距離計算手段の実施例のブロック図であ
る。
る。
【図７】 １／２乗手段の実施例のブロック図である。
【図８】 ３／２乗手段の実施例のブロック図である。
【図９】 相互作用力計算手段とポテンシャル計算手段
の実施例のブロック図である。
の実施例のブロック図である。
【図１０】 固定小数点表現変換手段の実施例のブロッ
ク図である。
ク図である。
【図１１】 積算用加算手段と積算値レジスタの実施例
のブロック図である。
のブロック図である。
【図１２】 外部バスインターフェース手段の実施例の
ブロック図である。
ブロック図である。
【図１３】 積算値レジスタの実施例の動作を示すタイ
ミングチャートのブロック図
ミングチャートのブロック図
１：集積回路、２：相対位置計算手段、３：相対距離計
算手段、４：１／２乗手段、５：３／２乗手段、６：対
数表現除算手段、７：相互作用力計算手段、８：ポテン
シャル計算手段、９：固定小数点表現変換手段、１０：
積算用加算手段、１１：積算値レジスタ手段、１２：内
部バス、１３：外部バス、１４：ＰＣ、１５：外部バス
インターフェース手段、１６：ＮＢフラグ、１７：積算
値レジスタゼロクリア信号、１８：積算値レジスタロー
ド信号、１９：パイプラインレジスタ、２０：成分差計
算手段、２１：Ｘｉ，Ｙｉ，Ｚｉ用レジスタ手段、２
２：ＡＮＤゲート、２３：ＥｘＯＲゲート、２４：加算
器、２５：減算器、２６：ＥｘＯＲゲート、２９：減算
器、３０：加算器、３１：２入力マルチプレクサ、３
２：ＰＬＡ、３３：シフタ、３４：ＲＯＭ、３５：コン
パレータ、３６：ＤＦＦ、３７：減算器、３８：ＤＦ
Ｆ、３９：２入力マルチプレクサ、４０：インバータ、
４１：ＲＯＭ、４２：ＮＯＲゲート、４３：ＡＮＤゲー
ト、４４：加算器、４５：対数表現加算手段、４６：ｅ
レジスタ、４７：ｈレジスタ、４８：減算器、４９：イ
ンバータ、５０：対数表現乗算手段、５１：対数表現乗
算手段、５２：対数小数変換ＲＯＭ、５３：ＰＬＡ、５
４：ＡＮＤゲート、５５：ＤＦＦ、５６：シフタ、５
７：インバータ、５８：２入力マルチプレクサ、５９：
加算器、６０：２入力マルチプレクサ、６１：レジス
タ、６２：トライステートバッファ、６３：ＮＡＮＤゲ
ート、６４：シンクロナイザ、６５：トライステートバ
ッファ、６６：レジスタアドレスデコーダ、６７：ＤＦ
Ｆ、６８：ＤＦＦ、６９：ＤＦＦ、７０：インバータ、
７１：ＯＲゲート、７２：ＡＮＤゲート
算手段、４：１／２乗手段、５：３／２乗手段、６：対
数表現除算手段、７：相互作用力計算手段、８：ポテン
シャル計算手段、９：固定小数点表現変換手段、１０：
積算用加算手段、１１：積算値レジスタ手段、１２：内
部バス、１３：外部バス、１４：ＰＣ、１５：外部バス
インターフェース手段、１６：ＮＢフラグ、１７：積算
値レジスタゼロクリア信号、１８：積算値レジスタロー
ド信号、１９：パイプラインレジスタ、２０：成分差計
算手段、２１：Ｘｉ，Ｙｉ，Ｚｉ用レジスタ手段、２
２：ＡＮＤゲート、２３：ＥｘＯＲゲート、２４：加算
器、２５：減算器、２６：ＥｘＯＲゲート、２９：減算
器、３０：加算器、３１：２入力マルチプレクサ、３
２：ＰＬＡ、３３：シフタ、３４：ＲＯＭ、３５：コン
パレータ、３６：ＤＦＦ、３７：減算器、３８：ＤＦ
Ｆ、３９：２入力マルチプレクサ、４０：インバータ、
４１：ＲＯＭ、４２：ＮＯＲゲート、４３：ＡＮＤゲー
ト、４４：加算器、４５：対数表現加算手段、４６：ｅ
レジスタ、４７：ｈレジスタ、４８：減算器、４９：イ
ンバータ、５０：対数表現乗算手段、５１：対数表現乗
算手段、５２：対数小数変換ＲＯＭ、５３：ＰＬＡ、５
４：ＡＮＤゲート、５５：ＤＦＦ、５６：シフタ、５
７：インバータ、５８：２入力マルチプレクサ、５９：
加算器、６０：２入力マルチプレクサ、６１：レジス
タ、６２：トライステートバッファ、６３：ＮＡＮＤゲ
ート、６４：シンクロナイザ、６５：トライステートバ
ッファ、６６：レジスタアドレスデコーダ、６７：ＤＦ
Ｆ、６８：ＤＦＦ、６９：ＤＦＦ、７０：インバータ、
７１：ＯＲゲート、７２：ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮川宣明 神奈川県海老名市本郷2274番地富士ゼロ ックス株式会社海老名事業所内 (72)発明者 牧野淳一郎 東京都目黒区駒場３丁目８番１号東京大 学教養学部内 (72)発明者 川辺幸子 東京都目黒区駒場３丁目８番１号東京大 学教養学部内 (72)発明者 伊藤智義 東京都目黒区駒場３丁目８番１号東京大 学教養学部内 (72)発明者 戎崎俊一 東京都目黒区駒場３丁目８番１号東京大 学教養学部内 (72)発明者 杉本大一郎 東京都目黒区駒場３丁目８番１号東京大 学教養学部内 (56)参考文献 日本物理学会誌 Ｖｏｌ．45，Ｎｏ. 11（1990−11−５）ｐｐ．812〜819 生物物理 Ｖｏｌ．31，Ｎｏ．４ （1991−７−25）ｐｐ．156〜160 天文月報 Ｖｏｌ．83，Ｎｏ．８ （1990−７−20）ｐｐ．224〜226 パリティ Ｖｏｌ．５，Ｎｏ．２ （1990−２−１）ｐｐ．54〜55 電子情報通信学会春季全国大会講演論 文集（1990−３−18）ｐ．６−126 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/10 G06F 17/00 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (11)
- 【請求項１】 一方の質量または電荷の中心点の座標を
内部に記憶し、他方の質量または電荷の中心点の座標と
質量または電荷を外部から与え、この２点間に作用する
重力および重力ポテンシャルまたは電気力および電気カ
ポテンシャルを計算する単一の集積回路で構成された処
理装置であって、連続して供給される座標と質量または電荷のデータとを
パイプラインで計算する計算手段と、 計算した重力と重力ポテンシャルまたは電気力および電
気力ポテンシャルを積算する積算手段と、 各座標成分の差を求める相対位置計算手段と、 前記２点間の距離の２乗であるｒ２を求める相対距離計
算手段と、 ｒ２を１／２乗した値ｒを求める１／２乗手段と、 ｒ２を３／２乗した値ｒ３を３／２乗手段と、 装置外部から与えられる質量或いは電荷Ｍｊを用いて、
Ｍｊ／ｒ３とＭｊ／ｒを求める除算手段と、 相互作用力の各座標成分であるＸｉｊ＊Ｍｊ／ｒ３，Ｙ
ｉｊ＊Ｍｊ／ｒ３，Ｚｉｊ＊Ｍｊ／ｒ３を求める三つの
相互作用力計算手段と、 ポテンシャルｕ＊Ｍｊ／ｒ（ただしｕは定数）を求める
一つのポテンシャル計算手段と、 これら計算された四つの値をそれぞれ積算するための４
個の積算用加算手段と、 それぞれの積算値を保持する４個の積算値レジスタ手段
と、 ｒ２と定数ｈの大小を比較し、結果を装置外部にフラグ
として出力するコンパレータ手段と、 Ｘｉ，Ｙｉ，Ｚｉ，ｅ，ｈの値を保持するレジスタ手段
と、 装置外部から与えられるレジスタ選択アドレス信号に従
い、前記４個の積算値レジスタの内容を内部バスを経て
外部データバスに出力するとともに、かつ前記レジスタ
選択アドレス信号に従い、前記Ｘｉ，Ｙｉ，Ｚｉ，ｅ，
ｈの値を保持するレジスタ手段に外部バスから内部バス
を経て値を書き込む外部バスインターフ ェース手段とを
有 することを特徴とする処理装置。 - 【請求項２】 前記座標と質量または電荷のデータは、
実数データｘを２のべき数で対数表現する所定ビット長
の２進数ｐと非ゼロを表す１ビットの非ゼロフラグおよ
び正負を表す１ビットの符号フラグからなることを特徴
とする請求項１記載の処理装置。 - 【請求項３】 処理装置に対する演算可を示す信号の０
から１への立ち上がりを検出し、前記４個の積算値レジ
スタ手段の内容を全て０にし、前記演算可を示す信号が
１の間、前記積算用加算手段の出力を取り込み、前記演
算可を示す信号が０の間、前記４個の積算値レジスタ手
段の内容を保持することを特徴とする請求項１記載の処
理装置。 - 【請求項４】 前記相対位置計算手段において、Ｘ，
Ｙ，Ｚ成分用にそれぞれ同一の構成の３個の成分差計算
手段を有し、各成分差計算手段は、成分差の正負を求め
る手段と、成分差が０かどうかを検査する手段と、成分
差の絶対値を求める手段と、成分差の絶対値においてＭ
ＳＢ側に連続して並ぶ０の個数を検出するプライオリテ
ィエンコーダ手段と、該プライオリティエンコーダ手段
の出力結果によって決まるシフト量だけ成分差の絶対値
をシフトするシフタ手段と、 該シフタ手段の出力を入力とする対数表現変換補間手段
と、前記シフタ手段の出力においてＭＳＢ側から所定の
個数の１が連続して並んでいるならば前記プライオリテ
ィエンコーダ手段の出力に１を加算するインクリメント
手段とを有することを特徴とする請求項１記載の処理装
置。 - 【請求項５】 前記相対距離計算手段の Ｘｉｊ＊＊２＋Ｙｉｊ＊＊２＋Ｚｉｊ＊＊２＋ｅ＊＊２ の計算を、 ２＊＊（ｘ／ｍ）と２＊＊（ｙ／ｍ）なる値を表す対数
表現ｘ，ｙから２＊＊（ｚ／ｍ）＝２＊＊（ｘ／ｍ）＋
２＊＊（ｙ／ｍ）なる値を表す対数表現ｚを求める対数
表現加算器であって、ｘとｙの大小を比較する手段と、
ｘとｙの差の絶対値を求める手段と、その絶対値を入力
とする対数表現加算器用補間手段と、その出力とｘとｙ
のうち小さくない方を加算する手段を有し、その出力を
ｚとする 対数表現加算器と、 ２＊＊（ｘ／ｍ）と２＊＊（ｙ／ｍ）なる値を表す対数
表現ｘとｙから２＊＊（ｚ／ｍ）＝（２＊＊（ｘ／
ｍ））＊（２＊＊（ｙ／ｍ））なる値を表す対数表現ｚ
を求める対数表現乗算器であって、ｘとｙの前記符号フ
ラグのＥｘＯＲをとり、それをｚの符号フラグとし、ｘ
とｙの前記非ゼロフラグのＡＮＤをとり、それをｚの非
ゼロフラグとし、ｘとｙのフラグではない部分を加算器
に与えｚのフラグではない部分とする対数表現乗算器と
を有す ることを特徴とする請求項１記載の処理装置。 - 【請求項６】 前記３／２乗手段として前記対数表現乗
算器を使用し、ｒ２とｒを前記対数表現乗算器に与える
ことによってｒ３を得ることを特徴とする請求項４記載
の処理装置。 - 【請求項７】 Ｍｊ／ｒ３とＭｊ／ｒを求める前記対数
表現除算手段として、 ２＊＊（ｘ／ｍ）と２＊＊（ｙ／ｍ）なる値を表す対数
表現ｘ，ｙから２＊＊（ｚ／ｍ）＝（２＊＊（ｘ／
ｍ））／（２＊＊（ｙ／ｍ））なる値を表す対数表現ｚ
を求める対数表現除算器であって、ｘとｙの前記符号フ
ラグのＥｘＯＲをとり、それをｚの符号フラグとし、ｘ
の前記非ゼロフラグをｚの非ゼロフラグとし、ｘとｙの
フラグではない部分を減算器に与えｚのフラグではない
部分とする対数表現除算器を使用 することを特徴とする
請求項１記載の処理装置。 - 【請求項８】 前記三つの相互作用力計算手段は、Ｘｉ
ｊとＭｊ／ｒ３、ＹｉｊとＭｊ／ｒ３、およびＺｉｊと
Ｍｊ／ｒ３をそれぞれ入力とする三つの前記対数表現乗
算器を有することを特徴とする請求項５記載の処理装
置。 - 【請求項９】 前記ポテンシャル計算手段は、ｕとＭｊ
／ｒを入力とする前記の対数表現乗算器を有することを
特徴とする請求項５記載の処理装置。 - 【請求項１０】 対数表現のフラグではない部分の一部
を逆変換補間手段に与え、対数表現の非ゼロフラグが０
の場合、前記逆変換補間手段の出力をゼロクリアするマ
スク手段と、該マスク手段の出力を対数表現のフラグで
はない部分の別の部分に従いシフトするシフト手段と、
対数表現の符号フラグが負を意味している場合、前記シ
フト手段の出力の各ビットを反転させる反転手段と、該
反転手 段の出力のＭＳＢで符号拡張する手段と、対数表
現の符号フラグが非負を表すならば０を出力し負を表す
ならば１を出力する手段とを有する、対数表現から固定
小数点表現への変換を行う固定小数点表現変換手段を更
に備えていることを特徴とする請求項１記載の処理装
置。 - 【請求項１１】 前記積算用加算手段のキャリーイン
を、前記固定小数点表変換手段から供給することを特徴
とする請求項１０記載の処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27657291A JP2948378B2 (ja) | 1991-09-28 | 1991-09-28 | 重力多体系および電気力多体系用相互作用力計算用処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27657291A JP2948378B2 (ja) | 1991-09-28 | 1991-09-28 | 重力多体系および電気力多体系用相互作用力計算用処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0589157A JPH0589157A (ja) | 1993-04-09 |
| JP2948378B2 true JP2948378B2 (ja) | 1999-09-13 |
Family
ID=17571348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27657291A Expired - Lifetime JP2948378B2 (ja) | 1991-09-28 | 1991-09-28 | 重力多体系および電気力多体系用相互作用力計算用処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2948378B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004059979B4 (de) * | 2004-12-13 | 2007-11-22 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Vorrichtung und Verfahren zur Berechnung einer Signalenergie eines Informationssignals |
| JP4321510B2 (ja) | 2005-10-21 | 2009-08-26 | 日本電気株式会社 | 多体問題用演算装置 |
| JP4732316B2 (ja) * | 2006-12-07 | 2011-07-27 | キヤノン株式会社 | 画像処理装置、記録装置、画像処理方法、プログラム、および記憶媒体 |
-
1991
- 1991-09-28 JP JP27657291A patent/JP2948378B2/ja not_active Expired - Lifetime
Non-Patent Citations (5)
| Title |
|---|
| パリティ Ｖｏｌ．５，Ｎｏ．２（１９９０−２−１）ｐｐ．５４〜５５ |
| 天文月報 Ｖｏｌ．８３，Ｎｏ．８（１９９０−７−２０）ｐｐ．２２４〜２２６ |
| 日本物理学会誌 Ｖｏｌ．４５，Ｎｏ．１１（１９９０−１１−５）ｐｐ．８１２〜８１９ |
| 生物物理 Ｖｏｌ．３１，Ｎｏ．４（１９９１−７−２５）ｐｐ．１５６〜１６０ |
| 電子情報通信学会春季全国大会講演論文集（１９９０−３−１８）ｐ．６−１２６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0589157A (ja) | 1993-04-09 |
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