JP2942589B2 - 半導体集積回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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Description
【発明の詳細な説明】 〔概要〕 多数の入力信号の中から一つの入力信号を選択して出
力するマルチプレクサに関し、 マルチプレクサの素子数を削減することを目的とし、 入力信号がそれぞれ入力される多数の入力回路の中か
らデコーダで入力回路を選択し、選択された入力回路の
入力信号レベルを共通の出力端子から出力信号として出
力するマルチプレクサであって、各入力回路にはそれぞ
れ入力レベルの異なる入力信号を入力して、選択された
入力回路の出力信号のうち最も高い電圧レベルの信号を
出力端子から出力可能とし、前記デコーダは、選択信号
が入力される複数のビット線と、該ビット線と各入力回
路との間に介在されて、該ビット線に入力されるＨレベ
ルは若しくはＬレベルの選択信号の組み合わせに基づい
て各入力回路を活性化して選択するダイオードとから構
成する。
力するマルチプレクサに関し、 マルチプレクサの素子数を削減することを目的とし、 入力信号がそれぞれ入力される多数の入力回路の中か
らデコーダで入力回路を選択し、選択された入力回路の
入力信号レベルを共通の出力端子から出力信号として出
力するマルチプレクサであって、各入力回路にはそれぞ
れ入力レベルの異なる入力信号を入力して、選択された
入力回路の出力信号のうち最も高い電圧レベルの信号を
出力端子から出力可能とし、前記デコーダは、選択信号
が入力される複数のビット線と、該ビット線と各入力回
路との間に介在されて、該ビット線に入力されるＨレベ
ルは若しくはＬレベルの選択信号の組み合わせに基づい
て各入力回路を活性化して選択するダイオードとから構
成する。
この発明は多数の入力信号の中から一つの入力信号を
選択して出力するマルチプレクサに関するものである。
選択して出力するマルチプレクサに関するものである。
近年の半導体集積回路では同一機能を確保しながら素
子数を削減して低コスト化を図ることが要請されてお
り、マルチプレクサにおいても素子数の削減が要請され
ている。
子数を削減して低コスト化を図ることが要請されてお
り、マルチプレクサにおいても素子数の削減が要請され
ている。
４入力１出力で構成されたマルチプレクサの従来例を
第４図に従って説明すると、４つの入力回路1a〜1dには
それぞれ入力端子Ti1〜Ti4が設けられ、各入力端子Ti1
〜Ti4にはそれぞれ入力信号Vi1〜Vi4が入力されてい
る。各入力回路1a〜1dは同一構成であるので、入力回路
1dについてその構成を説明すると、入力端子Ti4はNPNト
ランジスタTr1のベースに接続され、そのトランジスタT
r1のエミッタはカレントミラー回路を構成するPNPトラ
ンジスタTr2,Tr3の一方のトランジスタTr2のエミッタに
接続されている。
第４図に従って説明すると、４つの入力回路1a〜1dには
それぞれ入力端子Ti1〜Ti4が設けられ、各入力端子Ti1
〜Ti4にはそれぞれ入力信号Vi1〜Vi4が入力されてい
る。各入力回路1a〜1dは同一構成であるので、入力回路
1dについてその構成を説明すると、入力端子Ti4はNPNト
ランジスタTr1のベースに接続され、そのトランジスタT
r1のエミッタはカレントミラー回路を構成するPNPトラ
ンジスタTr2,Tr3の一方のトランジスタTr2のエミッタに
接続されている。
両トランジスタTr2,Tr3のベース及びコレクタはカレ
ントミラー回路を構成するNPNトランジスタTr4,Tr5の一
方のトランジスタTr5のコレクタに接続されている。両
トランジスタTr4,Tr5のベースは電流源2aに接続させる
とともにエミッタは接地され、トランジスタTr4のコレ
クタは電流源2aに接続されている。従って、トランジス
タTr4,Tr5は電流源2aから供給されるベース電流により
常にはオン状態となり、トランジスタTr5がオンされる
とトランジスタTr2,Tr3がオンされる。
ントミラー回路を構成するNPNトランジスタTr4,Tr5の一
方のトランジスタTr5のコレクタに接続されている。両
トランジスタTr4,Tr5のベースは電流源2aに接続させる
とともにエミッタは接地され、トランジスタTr4のコレ
クタは電流源2aに接続されている。従って、トランジス
タTr4,Tr5は電流源2aから供給されるベース電流により
常にはオン状態となり、トランジスタTr5がオンされる
とトランジスタTr2,Tr3がオンされる。
前記トランジスタTr1のコレクタと同Tr3のエミッタは
トランジスタTr6〜Tr9及び電流源2bからなる出力回路に
接続されている。すなわち、トランジスタTr1のコレク
タはカレントミラー回路を構成するPNPトランジスタTr
6,Tr7のベースに接続されるとともにトランジスタTr6の
コレクタに接続され、両トランジスタTr6,Tr7のエミッ
タは電源Vccに接続されている。トランジスタTr7のコレ
クタはNPNトランジスタTr8のベース及びNPNトランジス
タTr9のコレクタに接続され、トランジスタTr9のエミッ
タは前記トランジスタTr3のエミッタに接続されてい
る。また、トランジスタTr8のコレクタは電源Vccに接続
され、エミッタはトランジスタTr9のベース及び出力端
子Toに接続され、かつ電流源2bを介して接地されてい
る。
トランジスタTr6〜Tr9及び電流源2bからなる出力回路に
接続されている。すなわち、トランジスタTr1のコレク
タはカレントミラー回路を構成するPNPトランジスタTr
6,Tr7のベースに接続されるとともにトランジスタTr6の
コレクタに接続され、両トランジスタTr6,Tr7のエミッ
タは電源Vccに接続されている。トランジスタTr7のコレ
クタはNPNトランジスタTr8のベース及びNPNトランジス
タTr9のコレクタに接続され、トランジスタTr9のエミッ
タは前記トランジスタTr3のエミッタに接続されてい
る。また、トランジスタTr8のコレクタは電源Vccに接続
され、エミッタはトランジスタTr9のベース及び出力端
子Toに接続され、かつ電流源2bを介して接地されてい
る。
このような出力回路は前記入力回路1dのトランジスタ
Tr2〜Tr5がオンされている状態で入力端子Ti4に入力信
号Vi4が入力されるとトランジスタTr1がオンされてトラ
ンジスタTr6,Tr7がオンされ、トランジスタTr7のオンに
基づいてトランジスタTr8,Tr9がオンされる。すると、
トランジスタTr1,Tr2のベース・エミッタ間の電圧降下
の和とトランジスタTr9,Tr3のベース・エミッタ間の電
圧降下の和が等しくなって、出力端子Toから入力信号Vi
4と同一レベルの出力信号が出力される。
Tr2〜Tr5がオンされている状態で入力端子Ti4に入力信
号Vi4が入力されるとトランジスタTr1がオンされてトラ
ンジスタTr6,Tr7がオンされ、トランジスタTr7のオンに
基づいてトランジスタTr8,Tr9がオンされる。すると、
トランジスタTr1,Tr2のベース・エミッタ間の電圧降下
の和とトランジスタTr9,Tr3のベース・エミッタ間の電
圧降下の和が等しくなって、出力端子Toから入力信号Vi
4と同一レベルの出力信号が出力される。
各入力回路1a〜1dにはそれぞれデコーダ３が接続さ
れ、そのデコーダ３の動作により常にいずれか一つの入
力回路が選択されるようになっている。すなわち、デコ
ーダ３はNPNトランジスタTr11〜Tr20で構成され、２ビ
ットの選択信号SL1,SL2が入力される。
れ、そのデコーダ３の動作により常にいずれか一つの入
力回路が選択されるようになっている。すなわち、デコ
ーダ３はNPNトランジスタTr11〜Tr20で構成され、２ビ
ットの選択信号SL1,SL2が入力される。
トランジスタTr19,Tr20のコレクタは入力回路1dのト
ランジスタTr4,Tr5のベースに接続されている。従っ
て、トランジスタTr19,Tr20の少なくともいずれかがオ
ンされるとトランジスタTr4,Tr5のベース電流が吸収さ
れるため、同トランジスタTr4,Tr5はオフされる。ま
た、トランジスタTr17,Tr18のコレクタは入力回路1c、
トランジスタTr15,Tr16のコレクタは入力回路1b、トラ
ンジスタTr13,Tr14のコレクタは入力回路1aの当該箇所
に接続され、それぞれ同様に動作する。
ランジスタTr4,Tr5のベースに接続されている。従っ
て、トランジスタTr19,Tr20の少なくともいずれかがオ
ンされるとトランジスタTr4,Tr5のベース電流が吸収さ
れるため、同トランジスタTr4,Tr5はオフされる。ま
た、トランジスタTr17,Tr18のコレクタは入力回路1c、
トランジスタTr15,Tr16のコレクタは入力回路1b、トラ
ンジスタTr13,Tr14のコレクタは入力回路1aの当該箇所
に接続され、それぞれ同様に動作する。
トランジスタTr11のコレクタは電流源2cに接続される
とともに、前記トランジスタTr17,Tr19のベースに抵抗
Ｒを介して接続され、前記選択信号SL1はトランジスタT
r11のベースに入力されるとともに抵抗Ｒを介してトラ
ンジスタTr13,Tr15のベースに接続されている。
とともに、前記トランジスタTr17,Tr19のベースに抵抗
Ｒを介して接続され、前記選択信号SL1はトランジスタT
r11のベースに入力されるとともに抵抗Ｒを介してトラ
ンジスタTr13,Tr15のベースに接続されている。
トランジスタTr12のコレクタは電流源2dに接続される
とともに、前記トランジスタTr16,Tr20のベースに抵抗
Ｒを介して接続され、前記選択信号SL2はトランジスタT
r12のベースに入力されるとともに抵抗Ｒを介してトラ
ンジスタTr14,Tr18のベースに接続されている。
とともに、前記トランジスタTr16,Tr20のベースに抵抗
Ｒを介して接続され、前記選択信号SL2はトランジスタT
r12のベースに入力されるとともに抵抗Ｒを介してトラ
ンジスタTr14,Tr18のベースに接続されている。
このような構成により、選択信号SL1,SL2がともにＨ
レベルとなるトランジスタTr11,Tr12がともにオンされ
ることによりトランジスタTr16,Tr17,Tr19,Tr20がオフ
されて残りのトランジスタがオンされるため、入力回路
1dのみが活性化され、入力信号Vi4と同レベルの出力信
号が出力端子から出力される。同様にして選択信号SL1
がＨレベル、同SL2がＬレベルとなると入力回路1cが選
択され、選択信号SL1がＬレベル、同SL2がＨレベルであ
ると入力回路1bが選択され、選択信号SL1,SL2がともに
Ｌレベルであると入力回路1aが選択されるようになって
いる。
レベルとなるトランジスタTr11,Tr12がともにオンされ
ることによりトランジスタTr16,Tr17,Tr19,Tr20がオフ
されて残りのトランジスタがオンされるため、入力回路
1dのみが活性化され、入力信号Vi4と同レベルの出力信
号が出力端子から出力される。同様にして選択信号SL1
がＨレベル、同SL2がＬレベルとなると入力回路1cが選
択され、選択信号SL1がＬレベル、同SL2がＨレベルであ
ると入力回路1bが選択され、選択信号SL1,SL2がともに
Ｌレベルであると入力回路1aが選択されるようになって
いる。
ところが、上記のようなマルチプレクサでは入力端子
数をｎとするとlog2nビットの選択信号が必要となる。
そして、前記従来例では選択信号が２ビットであるため
各入力回路1a〜1dをそれぞれ２個ずつのトランジスタで
選択することが可能であるが、選択信号のビット数が増
加すると各入力回路を選択するために要するトランジス
タ数もビット数とともに増加するため、ビット数の増大
にともなってデコーダ３内の素子数が飛躍的に増大す
る。従って、使用素子数の限定されたチップ内で多入力
のマルチプレクサを実現することが困難となるという問
題点があった。
数をｎとするとlog2nビットの選択信号が必要となる。
そして、前記従来例では選択信号が２ビットであるため
各入力回路1a〜1dをそれぞれ２個ずつのトランジスタで
選択することが可能であるが、選択信号のビット数が増
加すると各入力回路を選択するために要するトランジス
タ数もビット数とともに増加するため、ビット数の増大
にともなってデコーダ３内の素子数が飛躍的に増大す
る。従って、使用素子数の限定されたチップ内で多入力
のマルチプレクサを実現することが困難となるという問
題点があった。
この発明の目的は、マルチプレクサの素子数を削減す
ることにある。
ることにある。
入力信号Vi1〜Vinがそれぞれ入力される多数の入力回
路４の中からデコーダ６で入力回路４が選択され、選択
された入力回路４の入力信号レベルが共通の出力端子To
から出力信号として出力される。各入力回路４にはそれ
ぞれ入力レベルの異なる入力信号Vi1〜Vinが入力され、
選択された入力回路４の出力信号のうち最も高い電圧レ
ベルの信号が出力端子から出力される。前記デコーダ６
は、選択信号SL1〜SLmが入力される複数のビット線BL1
〜BLmと、該ビット線BL1〜BLmと各入力回路４との間に
介在されて、該ビット線BL1〜BLmに入力されるＨレベル
若しくはＬレベルの選択信号SL1〜SLmの組み合わせに基
づいて各入力回路４を活性化して選択するダイオードＤ
とから構成される。
路４の中からデコーダ６で入力回路４が選択され、選択
された入力回路４の入力信号レベルが共通の出力端子To
から出力信号として出力される。各入力回路４にはそれ
ぞれ入力レベルの異なる入力信号Vi1〜Vinが入力され、
選択された入力回路４の出力信号のうち最も高い電圧レ
ベルの信号が出力端子から出力される。前記デコーダ６
は、選択信号SL1〜SLmが入力される複数のビット線BL1
〜BLmと、該ビット線BL1〜BLmと各入力回路４との間に
介在されて、該ビット線BL1〜BLmに入力されるＨレベル
若しくはＬレベルの選択信号SL1〜SLmの組み合わせに基
づいて各入力回路４を活性化して選択するダイオードＤ
とから構成される。
また、入力回路４は入力信号Vi1〜Vinに基づいてオン
する第一のPNPトランジスタTr21と、その第一のPNPトラ
ンジスタTr21の電流源として動作する第一のNPNトラン
ジスタTr22と、その第一のNPNトランジスタTr22のコレ
クタにベースが接続されて第一のPNPトランジスタTr21
のコレクタ電流の増減に対し反比例したコレクタ電流が
流れる第二のNPNトランジスタTr23と、その第二のNPNト
ランジスタTr23のエミッタに接続されて電流源として動
作する第二のPNPトランジスタTr24とで構成されて入力
信号と同一レベルの出力信号が第二のPNPトランジスタT
r24のコレクタから出力され、前記第二のNPNトランジス
タTr23のベースにデコーダ６が接続されて該デコーダ６
のＬレベル出力で第二のNPNトランジスタTr23のベース
電流が吸収される。
する第一のPNPトランジスタTr21と、その第一のPNPトラ
ンジスタTr21の電流源として動作する第一のNPNトラン
ジスタTr22と、その第一のNPNトランジスタTr22のコレ
クタにベースが接続されて第一のPNPトランジスタTr21
のコレクタ電流の増減に対し反比例したコレクタ電流が
流れる第二のNPNトランジスタTr23と、その第二のNPNト
ランジスタTr23のエミッタに接続されて電流源として動
作する第二のPNPトランジスタTr24とで構成されて入力
信号と同一レベルの出力信号が第二のPNPトランジスタT
r24のコレクタから出力され、前記第二のNPNトランジス
タTr23のベースにデコーダ６が接続されて該デコーダ６
のＬレベル出力で第二のNPNトランジスタTr23のベース
電流が吸収される。
また、入力回路７は入力信号に基づいてオンするPNP
トランジスタTr25と、そのPNPトランジスタTr25のエミ
ッタにベースが接続されてPNPトランジスタTr25のコレ
クタ電流の増減に対し反比例したコレクタ電流が流れる
NPNトランジスタTr26とで構成されて入力信号に対応す
るレベルの出力信号がNPNトランジスタTr26のエミッタ
から出力され、NPNトランジスタTr26のベースにデコー
ダ６が接続されて該デコーダ６のＬレベル出力でNPNト
ランジスタTr26のベース電流が吸収される。
トランジスタTr25と、そのPNPトランジスタTr25のエミ
ッタにベースが接続されてPNPトランジスタTr25のコレ
クタ電流の増減に対し反比例したコレクタ電流が流れる
NPNトランジスタTr26とで構成されて入力信号に対応す
るレベルの出力信号がNPNトランジスタTr26のエミッタ
から出力され、NPNトランジスタTr26のベースにデコー
ダ６が接続されて該デコーダ６のＬレベル出力でNPNト
ランジスタTr26のベース電流が吸収される。
デコーダの各ビット線BL1〜BLmにＨレベル及びＬレベ
ルの信号を組み合わせた選択信号SL1〜SLmを入力する
と、Ｌレベルが入力される入力回路４は不活性状態とな
り、活性状態となる入力回路４に入力される入力信号の
中から最も高い入力信号レベルが出力端子Toから出力さ
れる。
ルの信号を組み合わせた選択信号SL1〜SLmを入力する
と、Ｌレベルが入力される入力回路４は不活性状態とな
り、活性状態となる入力回路４に入力される入力信号の
中から最も高い入力信号レベルが出力端子Toから出力さ
れる。
また、入力回路４はその活性状態では第一のPNPトラ
ンジスタTr21及び第一のNPNトランジスタTr22のベース
・エミッタ間電圧降下と、第二のNPNトランジスタTr23
及び第二のPNPトランジスタTr24のベース・エミッタ間
電圧降下とが一致して各入力信号Vi1〜Vinと一致する出
力信号が出力端子Toに出力される。そして、入力回路４
はデコーダ６のＬレベル出力で不活性状態となる。
ンジスタTr21及び第一のNPNトランジスタTr22のベース
・エミッタ間電圧降下と、第二のNPNトランジスタTr23
及び第二のPNPトランジスタTr24のベース・エミッタ間
電圧降下とが一致して各入力信号Vi1〜Vinと一致する出
力信号が出力端子Toに出力される。そして、入力回路４
はデコーダ６のＬレベル出力で不活性状態となる。
また、入力回路７はデコーダ６のＨレベル出力で活性
化され、L8レベル出力で不活性状態となって入力信号Vi
が出力端子Toから出力される。
化され、L8レベル出力で不活性状態となって入力信号Vi
が出力端子Toから出力される。
以下、この発明を具体化した第一の実施例を第２図に
従って説明する。
従って説明する。
この実施例のマルチプレクサは４つの入力回路4a〜4d
にそれぞれ入力端子Ti1〜Ti4を設け、各入力端子Ti1〜T
i4に入力される入力信号Vi1〜Vi4のいずれかを出力端子
Toから出力させる４入力１出力構成である。
にそれぞれ入力端子Ti1〜Ti4を設け、各入力端子Ti1〜T
i4に入力される入力信号Vi1〜Vi4のいずれかを出力端子
Toから出力させる４入力１出力構成である。
各入力回路4a〜4dは同一構成であるので、入力回路4d
についてその構成を説明すると、入力端子Ti4は第一のP
NPトランジスタTr21のベースに接続され、そのコレクタ
は接地されるとともにエミッタは第一のNPNトランジス
タTr22のエミッタに接続されている。第一のNPNトラン
ジスタTr22のベース及びコレクタは電流源5aを介して電
源Vccに接続されている。従って、入力端子Ti4に電源Vc
cよりトランジスタTr21,Tr22のVth分以上低い入力信号V
i4が入力されると、トランジスタTr21,Tr22がオンされ
るようになっている。なお、入力信号Vi1〜Vi4の電圧レ
ベルはVi4＞Vi3＞Vi2＞Vi1の関係で入力される。
についてその構成を説明すると、入力端子Ti4は第一のP
NPトランジスタTr21のベースに接続され、そのコレクタ
は接地されるとともにエミッタは第一のNPNトランジス
タTr22のエミッタに接続されている。第一のNPNトラン
ジスタTr22のベース及びコレクタは電流源5aを介して電
源Vccに接続されている。従って、入力端子Ti4に電源Vc
cよりトランジスタTr21,Tr22のVth分以上低い入力信号V
i4が入力されると、トランジスタTr21,Tr22がオンされ
るようになっている。なお、入力信号Vi1〜Vi4の電圧レ
ベルはVi4＞Vi3＞Vi2＞Vi1の関係で入力される。
第一のNPNトランジスタTr22のコレクタは第二のNPNト
ランジスタTr23のベースに接続され、その第二のNPNト
ランジスタTr23のコレクタは電源Vccに接続されるとと
もにエミッタは第二のPNPトランジスタTr24のエミッタ
に接続され、その第二のPNPトランジスタTr24のベース
及びコレクタは出力端子Toに接続されるとともに電流源
5bを介して接地されている。従って、入力端子Ti4に入
力信号Vi4が入力されて入力回路4dが活性化されると、
トランジスタTr21,Tr22と同Tr23,Tr24のVthにより出力
端子Toには入力信号Vi4と同一レベルの出力信号が出力
される。また、各入力回路4a〜4dに各入力信号Vi1〜Vi4
が同時に入力されると入力レベルが最も高い入力信号Vi
4が入力される入力回路4dのみが活性化されるようにな
っている。
ランジスタTr23のベースに接続され、その第二のNPNト
ランジスタTr23のコレクタは電源Vccに接続されるとと
もにエミッタは第二のPNPトランジスタTr24のエミッタ
に接続され、その第二のPNPトランジスタTr24のベース
及びコレクタは出力端子Toに接続されるとともに電流源
5bを介して接地されている。従って、入力端子Ti4に入
力信号Vi4が入力されて入力回路4dが活性化されると、
トランジスタTr21,Tr22と同Tr23,Tr24のVthにより出力
端子Toには入力信号Vi4と同一レベルの出力信号が出力
される。また、各入力回路4a〜4dに各入力信号Vi1〜Vi4
が同時に入力されると入力レベルが最も高い入力信号Vi
4が入力される入力回路4dのみが活性化されるようにな
っている。
入力回路4b〜4dはデコーダ６に接続されている。すな
わち、デコーダ６には２ビットのビット線BL,BL2により
選択信号SL1,SL2が入力され、入力回路4dのトランジス
タTr23のベースにはダイオードD3を介して選択信号SL1
が入力されるとともに、ダイオードD4を介して選択信号
SL2が入力されている。また、入力回路4cの当該箇所に
はダイオードD2を介して選択信号SL1が入力され、入力
回路4bの当該箇所にはダイオードD1を介してSL2が入力
されている。
わち、デコーダ６には２ビットのビット線BL,BL2により
選択信号SL1,SL2が入力され、入力回路4dのトランジス
タTr23のベースにはダイオードD3を介して選択信号SL1
が入力されるとともに、ダイオードD4を介して選択信号
SL2が入力されている。また、入力回路4cの当該箇所に
はダイオードD2を介して選択信号SL1が入力され、入力
回路4bの当該箇所にはダイオードD1を介してSL2が入力
されている。
従って、選択信号SL1,SL2の少なくともいずれかがＬ
レベルとなると、例えば入力回路4dのトランジスタTr22
のコレクタ電位は入力信号Vi4より低くなって入力回路4
dは不活性状態となり、選択信号SL1,SL2がＨレベルとな
ると入力回路4dが活性化される。また、入力回路4b,4c
も同様に動作する。なお、入力回路4aはデコーダ６には
接続されていないので、選択信号SL1,SL2の入力レベル
に関わらず入力信号Vi1が入力されると活性化される。
レベルとなると、例えば入力回路4dのトランジスタTr22
のコレクタ電位は入力信号Vi4より低くなって入力回路4
dは不活性状態となり、選択信号SL1,SL2がＨレベルとな
ると入力回路4dが活性化される。また、入力回路4b,4c
も同様に動作する。なお、入力回路4aはデコーダ６には
接続されていないので、選択信号SL1,SL2の入力レベル
に関わらず入力信号Vi1が入力されると活性化される。
次に、上記のように構成されたマルチプレクサの作用
を説明する。
を説明する。
さて、入力端子Ti1〜Ti4にそれぞれ入力信号Vi1〜Vi4
が入力されている状態で選択信号SL1,SL2がともにＬレ
ベルとなると、入力回路4b〜4dは不活性状態となるた
め、出力端子Toには入力回路4aを介して入力信号Vi1の
入力レベルが出力信号として出力される。
が入力されている状態で選択信号SL1,SL2がともにＬレ
ベルとなると、入力回路4b〜4dは不活性状態となるた
め、出力端子Toには入力回路4aを介して入力信号Vi1の
入力レベルが出力信号として出力される。
また、選択信号SL1がＬレベル，同SL2がＨレベルとな
ると、入力回路4c,4dが不活性状態となり、かつ入力信
号Vi1,Vi2はVi2＞Vi1の関係であるため入力回路4aも不
活性状態となり、出力端子Toには入力回路4bを介して入
力信号Vi2の入力レベルが出力信号として出力される。
ると、入力回路4c,4dが不活性状態となり、かつ入力信
号Vi1,Vi2はVi2＞Vi1の関係であるため入力回路4aも不
活性状態となり、出力端子Toには入力回路4bを介して入
力信号Vi2の入力レベルが出力信号として出力される。
また、選択信号SL1がＨレベル，同SL2がＬレベルとな
ると、入力回路4b,4dが不活性状態となり、かつ入力信
号Vi1,Vi3はVi3＞Vi1の関係であるため入力回路4aも不
活性状態となり、出力端子Toには入力回路4cを介して入
力信号Vi3の入力レベルが出力信号として出力される。
ると、入力回路4b,4dが不活性状態となり、かつ入力信
号Vi1,Vi3はVi3＞Vi1の関係であるため入力回路4aも不
活性状態となり、出力端子Toには入力回路4cを介して入
力信号Vi3の入力レベルが出力信号として出力される。
また、選択信号SL1,SL2がともにＨレベルとなると、
入力回路4a〜4dは活性状態となり得るが、入力信号はVi
4＞Vi3＞Vi2＞Vi1の関係であるため入力回路4a,4b,4cが
不活性状態となり、出力端子Toには入力回路4dを介して
入力信号Vi4の入力レベルが出力信号として出力され
る。
入力回路4a〜4dは活性状態となり得るが、入力信号はVi
4＞Vi3＞Vi2＞Vi1の関係であるため入力回路4a,4b,4cが
不活性状態となり、出力端子Toには入力回路4dを介して
入力信号Vi4の入力レベルが出力信号として出力され
る。
以上のようにこのマルチプレクサでは各入力回路4a〜
4dを選択するためのデコーダは入力回路4dに接続する２
個のダイオードD3,D4と、入力回路4cを選択するための
ダイオードD2と、入力回路4bを選択するためのダイオー
ドD1との４個のダイオードを必要とするだけで極めで少
数の素子で構成することができる。そして、入力端子数
が増加すれば選択信号のビット数を増加させる必要があ
ることは前記従来例と同一であるが、各ビットにおいて
最も入力レベルの高い入力信号が入力される入力回路と
追加された入力回路とに接続される２個ずつのダイオー
ドが必要となるだけであるので、素子数も依然として少
ない。
4dを選択するためのデコーダは入力回路4dに接続する２
個のダイオードD3,D4と、入力回路4cを選択するための
ダイオードD2と、入力回路4bを選択するためのダイオー
ドD1との４個のダイオードを必要とするだけで極めで少
数の素子で構成することができる。そして、入力端子数
が増加すれば選択信号のビット数を増加させる必要があ
ることは前記従来例と同一であるが、各ビットにおいて
最も入力レベルの高い入力信号が入力される入力回路と
追加された入力回路とに接続される２個ずつのダイオー
ドが必要となるだけであるので、素子数も依然として少
ない。
また、各入力回路4a〜4dもそれぞれ２個ずつのPNP及
びNPNトランジスタにより僅かな素子数で構成すること
ができる。
びNPNトランジスタにより僅かな素子数で構成すること
ができる。
次に、入力回路の変形例を第３図に従って説明する。
この入力回路７は入力端子TiがPNPトランジスタTr25
のベースに接続され、そのトランジスタTr25のコレクタ
は接地され、エミッタは電流源5aに接続されるとともに
NPNトランジスタTr26のベースに接続されている。トラ
ンジスタTr26のコレクタは電源Vccに接続され、エミッ
タは出力端子Toに接続されるとともに電流源5bを介して
接地されている。そして、トランジスタTr26のベースに
前記デコーダ６が接続されている。
のベースに接続され、そのトランジスタTr25のコレクタ
は接地され、エミッタは電流源5aに接続されるとともに
NPNトランジスタTr26のベースに接続されている。トラ
ンジスタTr26のコレクタは電源Vccに接続され、エミッ
タは出力端子Toに接続されるとともに電流源5bを介して
接地されている。そして、トランジスタTr26のベースに
前記デコーダ６が接続されている。
上記のような入力回路７は入力端子Tiに入力信号がVi
が入力されると前記実施例の入力回路4a〜4dと同様に動
作し、かつ前記実施例の入力回路4a〜4dよりさらに素子
数を減少させることができる。しかし、PNPトランジス
タTr25とNPNトランジスタTr26のベース・エミッタ間の
電圧降下ＶBEのバラツキにより、入力信号Viの電圧レベ
ルが出力端子に出力されない場合があるため、この入力
回路７は出力信号に精度を要しない場合に適している。
が入力されると前記実施例の入力回路4a〜4dと同様に動
作し、かつ前記実施例の入力回路4a〜4dよりさらに素子
数を減少させることができる。しかし、PNPトランジス
タTr25とNPNトランジスタTr26のベース・エミッタ間の
電圧降下ＶBEのバラツキにより、入力信号Viの電圧レベ
ルが出力端子に出力されない場合があるため、この入力
回路７は出力信号に精度を要しない場合に適している。
以上詳述したように、この発明はマルチプレクサの素
子数を削減することができる優れた効果を発揮する。
子数を削減することができる優れた効果を発揮する。
第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す回路図、 第３図は一実施例の入力回路の変形例を示す回路図、 第４図は従来例を示す回路図である。 図中、 ４は入力回路、 ６はデコーダ、 Vi1〜Vinは入力信号、 BL1〜BLmはビット線、 SL1〜SLmは選択信号、 Ｄはダイオード、 Toは出力端子である。
フロントページの続き (56)参考文献 特開 昭56−116328（ＪＰ，Ａ) 特開 昭58−145231（ＪＰ，Ａ) 特開 昭49−106273（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/00 H03K 17/62
Claims (3)
- 【請求項１】入力信号（Vi1〜Vin）がそれぞれ入力され
る多数の入力回路（４）の中からデコーダ（６）で入力
回路（４）を選択し、選択された入力回路（４）の入力
信号レベルを共通の出力端子（To）から出力信号として
出力するマルチプレクサであって、 各入力回路（４）にはそれぞれ入力レベルの異なる入力
信号（Vi1〜Vin）を入力して、選択された入力回路
（４）の出力信号のうち最も高い電圧レベルの信号を出
力端子から出力可能とし、前記デコーダ（６）は、選択
信号（SL1〜SLm）が入力される複数のビット線（BL1〜B
Lm）と、該ビット線（BL1〜BLm）と各入力回路（４）と
の間に介在されて、該ビット線（BL1〜BLm）に入力され
るＨレベル若しくはＬレベルの選択信号（SL1〜SLm）の
組み合わせに基づいて各入力回路（４）を活性化して選
択するダイオード（Ｄ）とから構成したことを特徴とす
る半導体集積回路。 - 【請求項２】前記入力回路（４）は前記入力信号（Vi1
〜Vin）に基づいてオンする第一のPNPトランジスタ（Tr
21）と、その第一のPNPトランジスタ（Tr21）の電流源
として動作する第一のNPNトランジスタ（Tr22）と、そ
の第一のNPNトランジスタ（Tr22）のコレクタにベース
が継続されて第一のPNPトランジスタ（Tr21）のコレク
タ電流の増減に対し反比例したコレクタ電流が流れる第
二のNPNトランジスタ（Tr23）と、その第二のNPNトラン
ジスタ（Tr23）のエミッタに接続されて電流源として動
作する第二のPNPトランジスタ（Tr24）とで構成して入
力信号と同一レベルの出力信号が第二のPNPトランジス
タ（Tr24）のコレクタから出力される構成とし、前記第
二のNPNトランジスタ（Tr23）のベースにデコーダ
（６）を接続して該デコーダ（６）のＬレベル出力で第
二のNPNトランジスタ（Tr23）のベース電流を吸収する
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】入力回路（４）は入力信号に基づいてオン
するPNPトランジスタ（Tr25）と、そのPNPトランジスタ
（Tr25）のエミッタにベースが接続されてPNPトランジ
スタ（Tr25）のコレクタ電流の増減に対し反比例したコ
レクタ電流が流れるNPNトランジスタ（Tr26）とで構成
して入力信号に対応するレベルの出力信号がNPNトラン
ジスタ（Tr26）のエミッタから出力される構成とし、NP
Nトランジスタ（Tr26）のベースにデコーダ（６）を接
続して該デコーダ（６）のＬレベル出力でNPNトランジ
スタ（Tr26）のベース電流を吸収することを特徴とする
請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135659A JP2942589B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
| US07/705,557 US5189312A (en) | 1990-05-25 | 1991-05-24 | Multiplexer circuit having a simplified construction and reduced number of parts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135659A JP2942589B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435116A JPH0435116A (ja) | 1992-02-05 |
| JP2942589B2 true JP2942589B2 (ja) | 1999-08-30 |
Family
ID=15156944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135659A Expired - Fee Related JP2942589B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5189312A (ja) |
| JP (1) | JP2942589B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930003343Y1 (ko) * | 1991-05-31 | 1993-06-09 | 삼성전자 주식회사 | 멀티 플렉서의 출력 제어장치 |
| JPH0529938A (ja) * | 1991-07-18 | 1993-02-05 | Sony Corp | 制御装置 |
| US7023417B2 (en) * | 2001-03-30 | 2006-04-04 | Winbond Electronics Corporation | Switching circuit for column display driver |
| KR100615708B1 (ko) * | 2005-02-04 | 2006-08-25 | 삼성전자주식회사 | 동일한 동작특성을 가지는 복수개의 트랜지스터를이용하는 디지털/아날로그 컨버터 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3400257A (en) * | 1964-10-05 | 1968-09-03 | Schlumberger Technology Corp | Arithmetic operations using two or more digital-to-analog converters |
| JPS56116328A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Multiplexer circuit |
| US4523155A (en) * | 1983-05-04 | 1985-06-11 | Motorola, Inc. | Temperature compensated automatic output control circuitry for RF signal power amplifiers with wide dynamic range |
| JPH02134006A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | 増幅回路 |
-
1990
- 1990-05-25 JP JP2135659A patent/JP2942589B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-24 US US07/705,557 patent/US5189312A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5189312A (en) | 1993-02-23 |
| JPH0435116A (ja) | 1992-02-05 |
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