JP2938721B2

JP2938721B2 - 半導体レーザ制御装置

Info

Publication number: JP2938721B2
Application number: JP5160159A
Authority: JP
Inventors: 秀利江間; 雅章石田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1993-06-04
Filing date: 1993-06-04
Publication date: 1999-08-25
Anticipated expiration: 2014-08-25
Also published as: JPH06347852A; US5784091A

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は、半導体レーザ制御装置に関し、
より詳細には、レーザプリンタや光ディスク装置、ディ
ジタル複写機、光通信装置等における光源として用いら
れる半導体レーザの光出力を制御する半導体レーザ制御
装置に関する。

【０００２】

【従来技術】半導体レーザは極めて小型であって、かつ
駆動電流により高速に直接変調を行なうことができるの
で、近年、レーザプリンタや光ディスク装置、ディジタ
ル複写等の光源として広く使用されている。しかし、半
導体レーザの駆動電流と光出力の関係は温度により著し
く変化するので、半導体レーザの光強度を所望の値に設
定しようとする場合に問題となる。この問題を解決して
半導体レーザの利点を活かすために、従来さまざまなＡ
ＰＣ（Automatic Power Control）回路が提案されてい
る。

【０００３】このＡＰＣ回路は大きく次の３つの方式に
分類できる。半導体レーザの光出力を受光素子によりモニターし、
該受光素子に発生する半導体レーザの光出力に比例する
受光電流に比例する信号と、発光レベル指令信号とが等
しくなるように、常時半導体レーザの順方向電流を制御
する光電気負帰還ループにより半導体レーザの光出力を
所望の値に制御する方式。パワー設定期間内には半導体レーザの光出力を受光素
子によりモニターし、該受光素子に発生する受光電流
（半導体レーザの光出力に比例する）に比例する信号
と、発光レベル指令信号とが等しくなるように半導体レ
ーザの順方向電流を制御し、パワー設定期間外にはパワ
ー設定期間で設定した半導体レーザの順方向の値を保持
することにより、半導体レーザの光出力を所望の値に制
御するとともに、パワー設定期間外にはパワー設定期間
で設定した半導体レーザの順方向電流を情報に基づいて
変調することにより半導体レーザの光出力に情報を載せ
る方式。半導体レーザの温度を測定し、その測定した温度信号
によって半導体レーザの順方向電流を制御したり、また
は半導体レーザの温度を一定とするように制御したりし
て半導体レーザの光出力を所望の値に制御する方式。

【０００４】半導体レーザの光出力を所望の値とするた
めには、前記の方式が望ましいが、受光素子の動作速
度や光電気負帰還ループを構成している増幅素子の動作
速度等の限界により制御速度に限界が生じる。たとえ
ば、この制御速度の目安として光電気負帰還ループの開
ループでの交叉周波数を考慮した場合、この交叉周波数
をｆ₀としたとき、半導体レーザの光出力のステップ応
答特性は次のように近似できる。Ｐout＝Ｐ₀{１−exp(-２πｆ₀ｔ)｝Ｐout：半導体レーザの光出力Ｐ₀：半導体レーザの設定された光強度ｔ：時間半導体レーザの多くの使用目的では、半導体レーザの光
出力を変化させた直後から、設定された時間τ₀が経過
するまでの全光量（光出力の積分値∫Ｐout・dt）が所
定の値となることが必要とされ、以下のような式とな
る。

【０００５】

【数１】

【０００６】仮に、τ₀＝５０ｎＳ、誤差の許容範囲を
０.４％とした場合、ｆ₀＞８００ＭＨｚとしなければな
らず、これは極めて困難である。また、前記の方式で
は、前記の方式の上記問題は発生せず、半導体レーザ
を高速に変調することが可能であるので多く使用されて
いる。しかしながら、このの方式は半導体レーザの光
出力を常時制御しているわけではないので、外乱等によ
り容易に半導体レーザの光量変動を生じる。外乱として
は、例えば、半導体レーザのドウループ特性があり、半
導体レーザの光量はこのドウループ特性により容易に数
％程度の誤差が生じてしまう。半導体レーザのドウルー
プ特性を抑制する試みとして、半導体レーザの熱時定数
に半導体レーザ駆動電流の周波数特性を合わせて補償す
る方法などが提案されているが、半導体レーザの熱時定
数は各半導体レーザ毎に個別にバラツキがあり、また半
導体レーザの周囲環境により異なる等の問題がある。ま
た、その他、光ディスク装置などにおいて問題とされる
半導体レーザの戻り光の影響による光量変動などの問題
がある。

【０００７】この点を解決するために、例えば、特開平
２−２０５０８６号公報のものが提案されている。この
公報では、半導体レーザの光出力を受光素子によりモニ
ターし、その出力と発光レベル指令信号とが等しくなる
ように、常時半導体レーザの順方向電流を制御する光電
気負帰還ループと、発光レベル指令信号を半導体レーザ
の順方向電流に変換する変換手段とを有し、前記光電気
負帰還ループの制御電流と前記変換手段により生成され
た電流の和または差の電流によって半導体レーザの光出
力を制御するものである。また、先に提案された特願平
３−３５２４６５号においては、上記内容を集積化しう
る回路構成としたことにより光電気負帰還ループの設計
の容易さや集積化を可能にする半導体レーザ制御装置が
提案されている。しかしながら、上記内容は主に半導体
レーザの光出力制御に主眼がおかれており、レーザプリ
ンタやディジタル複写機等の光源としての半導体レーザ
制御装置としては不十分なものであった。

【０００８】

【目的】本発明は、上述のごとき実情に鑑みなされたも
ので、Ｃ−ＭＯＳ(Complementary Metaloxide Semicond
uctor；相補型金属酸化膜半導体）デバイスを用いてＩ
Ｃ化することによりパルス幅を簡便に生成し、バイポー
ラデバイスを用いてＩＣ化することによる光電気負帰還
ループの設計を容易にし、さらに両ＩＣと半導体レーザ
をより有効に接続する手段や検査法を提供することで、
レーザプリンタやディジタル複写機等の光源としての半
導体レーザの制御装置を有する画像形成装置を提供する
ことを目的としてなされたものである。

【０００９】

【構成】本発明は、上記目的を達成するために、（１）
画像データを入力データとし、アナログＡＳＩＣに対し
て出力するディジタルＡＳＩＣと、該ディジタルＡＳＩ
Ｃの出力データを入力データとし、該入力データに基づ
いて半導体レーザを変調するアナログＡＳＩＣとから成
り、前記ディジタルＡＳＩＣは、遅延時間制御手段とを
有する基準パルス発生器と、前記遅延時間制御手段で生
成された複数の位相を有するパルスよりパルス幅の異な
る複数のパルス幅を生成するパルス幅生成手段とから成
り、前記アナログＡＳＩＣは、被駆動半導体レーザを制
御し変調する制御・変調手段を有し、前記パルス幅生成
手段で生成された複数のパルス幅により前記半導体レー
ザの光強度と同時にパルス幅変調を行うこと、更には、
（２）前記（１）において、前記基準パルス発生器は、
遅延時間制御手段と、該遅延時間制御手段を多段に組み
合わせた発振回路と、入力された画像クロックに一致し
た周波数になるように該発振回路を制御する制御手段を
有すること、更には、（３）前記（１）において、前記
ディジタルＡＳＩＣは、画像データと位置制御信号を入
力データとし、パルス幅変調及びパルス生成タイミング
とが設定された信号を出力し、該ディジタルＡＳＩＣの
出力データは半導体レーザの光強度レベルを決定し、出
力データのパルス幅が光出力のパルス幅を決定し、出力
データのパルス生成タイミングが発光タイミングを決定
するものであり、前記パルス幅生成手段と入力されたデ
ータにより出力パルスの画像クロックに対する出力タイ
ミングを変化させる変化手段を有すること、更には、
（４）前記（３）において、前記パルス幅生成手段と画
像データの直線性を変換する変換テーブルを同一チップ
内に含んだ第１の集積回路と、前記半導体レーザの制御
・変調手段を前記第１の集積回路とは異なる第２の集積
回路とにより構成したこと、更には、（５）前記（４）
において、前記第１の集積回路をＣＭＯＳトランジスタ
で構成し、前記第２の集積回路をバイポーラトランジス
タにより構成したこと、更には、（６）前記（１）にお
いて、複数のパルス幅を前記画像クロックの期間におい
て入力された画像データの上位ビットにより２つの異な
るパルス幅信号を生成し、前記画像データの下位ビット
データを前記２つの異なるパルス幅信号で出力パルスを
生成することにより複数のパルス幅生成手段を形成した
こと、更には、（７）前記（６）において、前記２つの
異なるパルス幅信号のパルス幅の時間差を、前記遅延時
間制御手段１つ分の時間としたこと、更には、（８）前
記（７）において、連続した２つの画素のパルス位相を
各々変化させ、連続したパルスとなるように設定する設
定手段と、前記パルス幅の時間差が発生する部分のデー
タを一つにまとめる手段とを有すること、更には、
（９）前記（８）において、前記データを一つにまとめ
て余りが発生した場合、大きな画素側の前記時間差分を
最大の大きさに設定し、余りを他の側の時間差分のパル
スに設定する設定手段を有すること、更には、（１０）
前記（９）において、パルス発生タイミングを前記画像
クロックの期間の最初の側と中央と最後を起点として、
画像データによりパルス幅が変化する３つのパターンと
前記時間差分を１つにまとめるパターンの４通りを２ビ
ットの画像データとは異なるデータによりコントロール
する制御手段を有すること、更には、（１１）前記（１
０）において、前記制御手段が出力する制御信号に応
じ、画像データの直線性を変換するテーブルを切り替え
る切替手段を有すること、更には、（１２）前記（１）
において、前記被駆動半導体レーザを制御し変調する制
御・変調手段は、前記半導体レーザの光出力をモニター
する受光素子と、該受光素子の出力電流と発光レベル指
令信号とを比較し、その差分を反転増幅して前記半導体
レーザを駆動する反転増幅手段と、該反転増幅手段のオ
フセット電流を打ち消す手段を有すること、更には、
（１３）前記（１０）において、前記被駆動半導体レー
ザを制御し変調する制御・変調手段は、前記半導体レー
ザの光出力をモニターする受光素子と、該受光素子の出
力電流と発光レベル指令信号とを比較し、その差分を反
転増幅して前記半導体レーザを駆動し、バイポーラトラ
ンジスタで構成される反転増幅手段と、該反転増幅手段
のオフセット電流を打ち消す手段とを有すること、更に
は、（１４）前記（１２）において、前記反転増幅器の
入力トランジスタのエミッタ電流と等しい電流を流すト
ランジスタのベース電流と等しい電流をカレントミラー
回路により構成し、該電流を前記反転増幅回路の入力に
付加することにより、前記反転増幅手段のオフセット電
流を打ち消す手段を構成すること、更には、（１５）前
記（１）において、前記被駆動半導体レーザを制御し変
調する制御・変調手段は、前記半導体レーザの光出力を
モニターする受光素子と、該受光素子の出力電流と発光
レベル指令信号とを比較し、その差分を反転増幅して前
記半導体レーザを駆動する反転増幅手段と、該反転増幅
器の前記発光指令信号の変化に応じた出力電流の変化量
を検出するカレント検出回路と、第１のＤ／Ａ変換器
と、前記カレント検出回路の出力と前記第１のＤ／Ａ変
換器の出力を比較する比較器と、該比較器の出力結果を
所定のタイミングに保持する保持手段と、前記所定のタ
イミングを生成するタイミング発生回路と、メモリから
の出力に従ってＤ／Ａ変換を行なう第２のＤ／Ａ変換器
と、前記発光指令信号に比例した電流を出力し、比例係
数を前記第２のＤ／Ａ変換器の出力により決定する電流
加算回路と、前記発光指令信号のフルスケールの変化と
連動して、前記第２のＤ／Ａ変換器のフルスケールを変
化させる変化手段とを有すること、更には、（１６）前
記（１５）において、前記発光指令信号と前記第２のＤ
／Ａ変換器とを連動して前記第１のＤ／Ａ変換器のフル
スケールを変化させる変化手段を有すること、更には、
（１７）前記（４）において、前記外部被駆動半導体レ
ーザを制御し変調する制御・変調手段は、前記半導体レ
ーザの光出力をモニターする受光素子と、該受光素子の
出力電流と発光レベル指令信号とを比較し、その差分を
反転増幅して前記半導体レーザを駆動し、バイポーラト
ランジスタで構成される反転増幅手段と、該反転増幅手
段のオフセット電流を打ち消す手段と、前記第２の集積
回路の外部接続抵抗により、前記オフセット電流を外部
電圧で設定する設定手段とを有すること、更には、（１
８）前記（４）において、前記第２の集積回路の電源電
圧監視手段と、該電源電圧監視手段の出力により前記第
１の集積回路の出力を強制的にオフにする手段とを有す
ること、更には、（１９）前記（１８）において、前記
半導体レーザの電源をボルテージレギュレータを介して
前記第２の集積回路の電源電圧とし、前記ボルテージレ
ギュレータの入力にローパスフィルタを付加したこと、
更には、（２０）前記（４）において、前記外部被駆動
半導体レーザを制御し変調する制御・変調手段は、半導
体レーザの光出力をモニターする受光素子と、該受光素
子の出力電流と発光レベル指令信号とを比較し、その差
分を反転増幅して前記半導体レーザを駆動する反転増幅
手段と、該反転増幅手段の出力と前記半導体レーザとの
間に、キャパシタンスと該キャパシタンスのリード線の
長さにより共振回路とを付加したこと、更には、（２
１）前記（１５）において、外部信号により前記第２の
Ｄ／Ａ変換器の再設定を行なう再設定手段を有すること
を特徴としたものである。以下、本発明の実施例に基づ
いて説明する。

【００１０】図１は、本発明による半導体レーザ制御装
置の一実施例を説明するための構成図で、図中、１はデ
ィジタルＡＳＩＣ（ＤｉｇｉｔａｌＡｐｐｌｉｃａｔ
ｉｏｎＳｐｅｃｉｆｉｃＩＣ）、１ａはパルス変調
器（ＰｕｌｓｅＭｏｄｕｌａｔｏｒ）及びディジタル
インタフェース（ＤｉｇｉｔａｌＩｎｔｅｒｆａｃ
ｅ）、２はアナログＡＳＩＣ（ＡｎａｌｏｇＡＳＩ
Ｃ）、２ａはＬＤコントローラ（ＬａｓｅｒＤｉｏｄ
ｅＣｏｎｔｒｏｌｌｅｒ）及びパワー変調器（Ｐｏｗ
ｅｒＭｏｄｕｌａｔｏｒ）、２ｂはバイポーラデバイ
ス（ＢｉｐｏｌａｒＤｅｖｉｃｅ）、３はＬＤ（Ｌａｓ
ｅｒＤｉｏｄｅ）及びＰＤ（ＰｈｏｔｏＤｉｏｄｅ）
である。

【００１１】画像データ８Ｂｉｔ（Pixel Data Digital
Data）と位置制御信号２ＢｉｔをディジタルＡＳＩＣ
１に入力する。該ＡＳＩＣ１はＣＭＯＳＤＥＶＩＣＥ
１ｂであり、パルス幅変調およびパルス生成タイミング
が設定された５ビットの出力Ｄ０〜Ｄ４（上位ビットＤ
４、最下位ビットＤ０、値０〜３１）を生成し、アナロ
グＡＳＩＣ２に対して出力する。該アナログＡＳＩＣ２
は入力された５ビットのデータにしたがい半導体レーザ
（ＬＤ）を変調する。５ビットデータＤ０〜Ｄ４の値は
半導体レーザの光強度レベルを決定し、パルス幅が半導
体レーザの光出力のパルス幅を決定し、パルスの発生タ
イミングが半導体レーザの発光タイミングを決定する。

【００１２】図２（ａ）〜（ｆ）は、本発明による半導
体レーザ制御装置の動作を説明するための信号波形を示
す図で、図（ａ）はクロックパルス（ＣＬＫ）、図
（ｂ）はデータ信号、図（ｃ）は位置制御信号（ＰＯＳ
ＣＯＮＴ）、図（ｄ）はディジタル出力信号（ＤＯＵ
Ｔ）、図（ｅ）は波形（ＷａｖｅＦｏｒｍ）、図
（ｆ）は画像イメージ（ＰｉｘｅｌＩｍａｇｅ）を各
々示している。図（ａ）に示すＣＬＫに同期したデータ
０〜７と図（ｃ）に示すＰＯＳＣＯＮＴが入力される
とＤＯＵＴ０〜４のパルスが生成され（Ｄｉｇｉｔａｌ
ＡＳＩＣ出力）、図（ｅ）に示すような光波形がアナ
ログＡＳＩＣ２により生成される。図２ではパルス変調
（ＰＵＬＳＥＭｏｄｕｌａｔｉｏｎ）の期間ＤＯＵＴ
０〜４すべてが“Ｈｉ”であり、Δｔの期間のみで上位
２Ｂｉｔ目のみが“Ｈｉ”になっている。そのため、パ
ルス変調の期間は半導体レーザが最大強度で発光し、Δ
ｔの期間は１／２の強度で発光している。さらに、Δｔ
の期間がパルス変調の期間よりタイミング的に前になる
か後ろになるかにより１／２の光強度で発光するタイミ
ングが変わる。

【００１３】このようにして半導体レーザが発光するこ
とにより、図２（ｆ）に示されるような画像イメージが
形成される。この例では１Ｐｉｘｅｌに対し、左と右に
片寄っているが、ＣＬＫに対しＤＯＵＴのパルスタイミ
ングを中央にすることにより１Ｐｉｘｅｌの中央にする
ことができる。１Ｐｉｘｅｌのどの位置にドットを形成
するかを制御する信号が位置制御信号である。本発明に
より実現される光波形とドットイメージは図４のとおり
である。

【００１４】以下、図１に示す半導体制御変調モジュー
ルを実現するための経緯をより具体的に説明する。レー
ザプリンタは当初ラインプリンタに代わるノンインパク
トプリンタとして開発されたが、レーザプリンタの高速
高解像性からイメージプリンタとしての適用が早くから
検討され、デイザ法をベースとした様々な記録方法が実
用化されてきた。また、近年の半導体技術の急速な進展
により、処理可能な情報量が急速に増大し、レーザプリ
ンタにおいては１ドット多値化技術が実用化され、より
確実にイメージプリンタとしての地歩を固めつつある。
しかしながら、現行の多値化レベルはハイエンド機にお
いては８ビット相当の出力レベルを備えているが、ロー
エンド機では高々数値程度に押さえられている。これ
は、一因としては情報量の大きさもあるが主としては１
ドット多値化出力を実現する半導体レーザ制御変調部の
回路規模が大きくまた高価であることによる。現在、１
ドット多値出力を行なう半導体レーザ制御変調方式とし
て下記パルス幅変調方式と光強度変調方式とが提案され
ている。図３（ａ）,（ｂ）は、光強度変調方式とパル
ス幅変調方式を示す図である。

【００１５】（１）光強度変調方式中間露光領域を利用して中間調記録を実現するため、印
字プロセスの安定化が重要な要件であり、印字プロセス
に対する要求が厳しくなる。しかしながら、半導体レー
ザ制御変調は簡易となる。すなわち、光強度変調方式と
は、図３（ａ）に示すように、光出力レベル自身を変化
させて記録する方式で、それぞれドットパターンは上に
示すように出力される。この方式は、半導体レーザ制御
変調部は簡便かつ小型に構成することができるが、中間
露光領域を利用して中間調を再現しようとするため、現
像バイアスの安定化など印字プロセスの安定化への要求
が厳しくなる。

【００１６】（２）パルス幅変調方式次にパルス幅変調方式とは、図３（ｂ）に示すように、
光出力レベルとしては２値であるが、その発光時間、つ
まりパルス幅を変化させて記録する方式で、それぞれド
ットパターンは上に示すように出力される。

【００１７】この方式は、基本的には２値記録であるの
で、光強度変調方式に比べて中間露光領域の利用度が少
なく、また更に隣接ドットを結合させることにより中間
露光領域を一層低減させることが可能になり、印字プロ
セスに対する要求を低減することができるが、パルス幅
の設定を８ビットでかつ隣接ドット結合を実現させるに
は半導体レーザ制御変調部は複雑となってしまう。すな
わち、光強度変調方式では印字プロセスの安定化への要
求が厳しくなり、パルス幅変調方式では半導体レーザ制
御変調部が複雑になる。本発明は、上記の点を考慮して
（１）と（２）を組み合わせた方式を採用している。

【００１８】（３）パルス幅強度混合変調方式パルス幅変調を基本とし、パルス幅とパルス幅の移り変
わり部を図４（ａ），（ｂ）のように光強度変調により
補間し、パルス幅の設定値を８値、光強度変調の設定値
は３２値として８ビット相当の変調度を得る。パルス幅
変調段数が少ないため、ディジタル的にパルス幅を設定
でき容易にパルス位置制御が実現できる。

【００１９】次に、パルス幅とパルス幅強度混合変調方
式との露光エネルギー比較について説明する。レーザス
ポット形状をＧａｕｓｓ分布と仮定し、主走査方向のみ
を考慮した１次元として説明する。パルス幅変調を図５
（ａ）のように仮定し露光エネルギー分布をＡ（ｘ）、
書き込みレーザビーム径ωとする。また、パルス幅強度
混合変調を図５（ｂ）のように仮定し露光エネルギー分
布をＢ（ｘ）とする。ここで光強度レベルを図５
（ａ），（ｂ）に示すようにＰ_０，Ｐ_１とし、露光時間
をΔ，Δ０，Δ１、レーザビームの感光体面走査速度を
ｖとした。

【００２０】

【数２】

【００２１】ここで、｜ｘ｜＞ωではＡ（ｘ）≪１なの
で、以下、｜ｘ｜≦ωの場合を扱う。Ａ（ｘ）、Ｂ
（ｘ）の比較を行なうため、つぎのＣ（ｘ）を調べる。Ｃ(ｘ)＝｛Ａ(ｘ)−Ｂ(ｘ)｝／Ａ（ｘ）露光エネルギーが両者等しくなるように（Ｐ₁／Ｐ₀）＊
Δ１＝Δ０とした。ｖ＊Δ１≪ωを仮定してｖ＊Δ１／
ω、ｖ＊Δ０／ωについて展開し、高次項を無視すると
下記のようになる。Ｃ(ｘ)＝(ｖ＊Δ０／ω)＊(ｖ＊(Δ０−Δ１)／ω)＊Ｄ
(ｘ) Ｄ(ｘ)＝(ｘ＋ｖ＊Δ)＊ｅｘｐ｛−((ｘ＋ｖ＊Δ)／ω)
＾２｝／Ｅ(ｘ) Ｅ(ｘ)＝ｅｘｐ｛−((ｘ−ｔ)／ω)＾２｝ｄｔここで、｜ｘ｜≦ωであればＤ（ｘ）〜１なので、Ｃ(ｘ)＝(ｖ＊Δ０／ω)＊(ｖ＊(Δ０−Δ１)／ω) となり、Ｃ(ｘ)は、ｖ＊Δ１／ωの２次の次数になる。

【００２２】例えば、４００ｄｐｉの書き込み密度、主
走査方向のレーザビーム径が４０μｍの場合、１ドット
が約６４μｍなのでパルス幅ステップ（Δ）を８値とし
たとき、Ｃ(ｘ)＝０.０１となる。したがって、書き込みレーザビーム径ωに対
し、ｖ＊Δ０，ｖ＊Δ１が小さければパルス幅変調とパ
ルス強度混合変調方式とは同等な露光エネルギー分布を
与えることになる。以上のことからパルス幅８値、光強
度変調３２値と設定した。

【００２３】次に、半導体レーザ制御方式について説明
する。光強度変調を実現するため、光電気負帰還ループ
を採用する。しかしながら、単純な光電気負帰還ループ
では変調速度に対し、下記の問題が発生する。通常の負
帰還ループにおけるステップ応答はオープンループ利得
が１となる周波数をｆ０とした場合、Ｐｏｕｔ＝Ｐ_０＊｛１−ｅｘｐ（−２πｆ_０ｔ）｝Ｐｏｕｔ：光出力Ｐ_０：設定する光出力ｔ：時刻となる。Ｐｏｕｔ＝９５％＊Ｐ_０となる時間τは、 τ＝３／（２πｆ_０）となり、τ＜５ｎｓとしたとき、ｆ_０＞１００ＭＨｚと
なる。この条件を満たす回路を構成することは半導体レ
ーザの光出力をモニターする受光素子および回路構成デ
バイスの特性から、簡易に構成することはできない。

【００２４】そこで、図６に示すように光電気負帰還ル
ープと発光指令信号を電流に変換して直接半導体レーザ
を駆動する方式を採用した。ステップ応答は、下記のよ
うに近似でき、動作概略図は図７（ａ）,（ｂ）に示す
ようになる。Ｐｏｕｔ＝Ｐ₀＋（Ｐｓ−Ｐ₀）＊｛１−ｅｘｐ（−２π
ｆ₀ｔ）｝Ｐｓ：上記直接半導体レーザを駆動する電流に相当する
光出力Ｐｓ〜Ｐ₀であれば、ｆ₀の値は光電気負帰還ループのみ
の場合と比較して小さくてよい。さらに、Ｐｓ−Ｐ₀の
誤差は光電気負帰還ループが抑制するようにばるので、
Ｐｓ設定精度を高くする必要はない。このような方式に
より高速変調可能な半導体レーザ制御が比較的簡易に実
現できる。

【００２５】次に、パルス幅生成部について説明する。
図８に示すように、９段の遅延時間コントロールタイプ
のインバータを利用したリングオシレータを基本とした
ＰＬＬ（Phase Locked Loop：位相同期ループ）技術に
より実現した。各インバータの遅延時間は基本クロック
周期Ｔの１／９になり、９種類のパルス幅生成能力を有
する。９種類のパルス幅から８種類のパルス幅変換は露
光エネルギーが小さい場合、露光エネルギー設定ステッ
プを細かくとるため、０，１／９，２／９，…，７／
９，９／９とした。

【００２６】次に、半導体制御変調モジュールについて
説明する。前述した半導体レーザ制御方式及びパルス幅
生成部で述べた方法によるモジュールを実現するため、
図１に示すようにＣ−ＭＯＳデバイス１ｂによりパルス
幅生成部を、バイポーラデバイス２ｂにより半導体レー
ザ制御駆動部を構成している。図９は、図１におけるデ
ィジタルＡＳＩＣの内部機能図で、図中、１１はＰＬＬ
（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ：位相同期ルー
プ）を有する基準パルス発生器（Ｒｅｆｅｒｅｎｃｅ
ＰｕｌｓｅＧｅｎｅｒａｔｏｒ）、１２は位置制御ロ
ジック（ＰｏｓｉｔｉｏｎＣｏｎｔｒｏｌＬｏｇｉ
ｃ）、１３はルックアップテーブル（ＬＵＴ：Ｌｏｏｋ
ＵｐＴａｂｌｅ）、１４はコマンド制御ロジック
（ＣｏｍｍａｎｄＣｏｎｔｒｏｌＬｏｇｉｃ）、１
５は加算モード制御ロジック（ＡｄｄｉｔｉｏｎＭｏ
ｄｅＣｏｎｔｒｏｌＬｏｇｉｃ）、１６はパルス幅
変調ロジック（ＰＷＭＬｏｇｉｃ）、１７はデータ変
調ロジック（ＤａｔａＭｏｄｕｌａｔｉｏｎＬｏｇ
ｉｃ）、１８はスタートアップ回路（ＳｔａｒｔＵｐ
Ｃｉｒｃｕｉｔｓ）である。パルス幅生成部には、図
９に示すように画像データ直線性変換用ルックアップテ
ーブル（書き換え可）１３と、位置制御部１２とを含ん
でいる。

【００２７】図１０及び図１１は、図９より更に具体的
な構成図で、図中の参照番号は図９と同様である。コマ
ンド制御ロジック１４はＳＥＬＥＣＴ信号によりコマン
ドモードと画像データモードとを判別し、コマンドモー
ドの場合にはＤＡＴＡ０〜７のデータをコマンドコード
として解釈し、コマンドを実行する。コマンドコードと
機能概略は次のようになっている。

【００２８】

【表１】

【００２９】ここで、入力信号ＴＨＲＵは、ＬＵＴ１３
をバイパスするかどうかを決定する。ＬＵＴ１３をバイ
パスした場合には、入力データＤＡＴＡ０〜７はそのま
ま次段に伝えられる（ＬＵＴは入力データの直線性を変
化させる場合に使用される）。次に、位置制御ロジック
１２は入力信号Ｓ０，Ｓ１，ＣＬＫにより以下のモード
を設定するため、ＡＤＤＣＴＬ，ＰＷＭＣＴＬを出力す
る。ここで、Ｓ０，Ｓ１により設定されるモードは次の
ようになっている。

【００３０】

【表２】

【００３１】基準パルス発生器１１は、入力ＣＬＫを基
準にしてＰＬＬ（Phase Locked Loop：位相同期ルー
プ）を構成することにより、９位相のＣＬＫを生成して
いる。ＶＣＯ（Voltage Controlled Oscillator：電圧
制御発振器）としては、ＣＭＯＳインバータを９段使用
したリング発振器になっている。このようにして生成さ
れた基準パルスはパルス幅変調ロジック１６に送られ
る。加算モード制御ロジック１５では、以下の論理の流
れにしたがい、データを加工する。

【００３２】

【００３３】位置制御部においては、図１２（ａ）〜
（ｃ）に示すようにドット位置を右、中、左にコントロ
ールする機能以外に図１３（ａ）〜（ｃ）に示すように
端数処理機能をも有する。端数処理機能は主走査方向に
連続する２画素をまとめて出力する場合、光強度変調す
る時間が、図１３の斜線部のように通常２箇所発生する
が、これを１箇所にまとめる動作を行なう。これは端数
の大きな部分へ端数の小さな部分のデータを加算するこ
とを基本として実現する。端数が大きな部分が最大にな
らない間は端数の小さな部分のデータはすべて端数の大
きな部分に加算され、端数の大きな部分が最大になった
場合の余りは、端数の小さな部分へ配分され強度変調を
行なう。このように端数処理機能を有することによりパ
ルス幅設定ステップが書き込みビーム径に対し十分小さ
くなるようにする。

【００３４】すなわち、図１３（ａ）〜（ｃ）は、上記
動作をドットイメージおよび光波形とした場合の概略図
で、図１３（ａ）は補正前のドットイメージ、図１３
（ｂ）は補正前後の光波形、図１３（ｃ）は補正後のド
ットイメージである。隣接する２Ｐｉｘｅｌのデータの
中で、光波度が最大にならない場合のΔｔの部分を隣接
どうしで比較し、小さい方を大きな方に加算し、余りを
小さな方にする。このように設定されたＰＷＭＤ０〜Ｐ
ＷＭＤ２はパルス幅変調ロジック１６に入力され、ＰＷ
ＭＣＴＬと共に基準パルスの中から所定のパルスを選択
して、ＰＷＭＯＵＴ０，１としてデータ変調ロジック１
７に出力する（このＰＷＭＯＵＴ１，０が図２に示され
たＰＷＯＵＴ１，０になる）。また、ＰＭＤ０〜ＰＭＤ
４はデータ変調ロジック１７では下記の論理にしたがい
ＤＯＵＴ０〜４を出力する。このようにして図２（ｄ）
に示されたＤＯＵＴ０〜４が生成される。

【００３５】図１４は、アナログＡＳＩＣの実施例を示
すブロック図で、図中、２１はレベルシフト部、２２は
第２のＤ／Ａ変換部（ＤＡ２）、２３は電流設定部、２
４はタイミング生成部、２５は基準パルス発生部、２６
は誤差増幅部、２７は第１のＤ／Ａ変換部（ＤＡ１）、
２８はスタートアップ及び誤差検出器である。アナログ
ＡＳＩＣは前述のＤＯＵＴ０〜ＤＯＵＴ４をＩＣ内部論
理レベルに変換し、入力されたタイミング通りにＤＡ
２，ＤＡ１を変調する。

【００３６】図１５は、アナログＡＳＩＣの動作を説明
するための図で、図６における、光電気負帰還ループ中
に周波数特性補償手段を設けたものである。図中におい
て、ＤＡ２は、電流加算として機能し、ＤＡ１は光電気
負帰還ループを構成している。このようにしてディジタ
ルＡＳＩＣにより入力ＤＡＴＡ０〜７を中間状態である
ＤＯＵＴ０〜ＤＯＵＴ４に変換してアナログＡＳＩＣに
より半導体レーザを変調すると共に、半導体レーザの光
出力レベルが常に適正になるよう高速光電気負帰還ルー
プによりコントロールする光り書き込み系を構成する。

【００３７】通常、半導体レーザの最高光出力レベル
は、レーザプリンタ等で使用する場合、環境変動（温
度、湿度、経時変化等）により変化させる。そのため、
ＤＡ２の設定レベルは再設定させている。しかしなが
ら、レーザプリンタの走査期間において画像データ領域
内でより精度良くドット形状をコントロール使用する場
合、図１６（ａ）〜（ｅ）に示すように、最大発光レベ
ルを変えてやる必要性がある。もしこれを実施しない場
合、図（ｂ），（ｄ）（連動前：ＤＡ１のみを変化）に
示された光波形概略のように、画像データ領域の場所に
より光出力波形が変化し、ドット形状が変化してしま
う。ところが、ＤＡ２とＤＡ１の変化を連動させること
により、図（ｃ），（ｅ）（連動後：ＤＡ２及びＤＡ１
の両方を変化）光波形概略図に示すように相似形にな
り、精度よくドット形状をコントロールできるようにな
る。

【００３８】図１７は、ＤＡ２のレベル設定方法を説明
するためのフローチャートで、図１８はタイミングチャ
ートである。以下、各ステップに従って順に説明する。ｓｔｅｐ１：まず、時間Ｔ０＝０で、ＤＡ２の出力が０
の時、ＤＡ１の出力はオフセットのみで、光出力ＰはＭ
ＩＮ出力で、高速制御回路の出力電流値はＩＯＦＦを保
持している。ｓｔｅｐ２：次に、Ｔ０，Ｔ１＝１，０で、ＤＡ２の出
力が０の時、ＤＡ１の出力は最大で、光出力ＰはＭＡ
Ｘ、高速制御回路の出力電流値はＩＦＵＬＬとなる。ｓｔｅｐ３：次に、Ｔ１，Ｔ２＝１，０で、ＤＡ２出力
がＩ_０の時、もし、ＩＦＵＬＬ＝（ＯＦＦ）＝（１／
２）ＩＤＡ２ＭＡＸなら、Ｉ_０＝（１／２）ＩＤＡ２Ｍ
ＡＸである。その他の場合は、Ｉ_０＝０である。

【００３９】step４：次に、高速制御回路の出力電流
は、ＩＦＵＬＬ−Ｉ₀に変化する。Ｔ２，Ｔ３＝１，０
で、ＤＡ２の出力がＩ₀，Ｉ₁の時、もしＩＦＵＬＬ＝Ｉ
ＯＦＦ−Ｉ₀＞＝（１／４）ＩＤＡ２ＭＡＸなら、電流
Ｉ₁＝（１／４）ＩＤＡ２ＭＡＸで、その他の場合は、
Ｉ₁＝０である。step５：次に、高速制御回路の出力電流が、ＩＦＵＬＬ
−Ｉ₀−Ｉ₁に変化する。Ｔ３，Ｔ４＝１，０でＤＡ２の
出力がＩ₀＋Ｉ₁＋Ｉ₂の時、もしＩＦＵＬＬ−ＩＯＦＦ
−Ｉ₀−Ｉ₁＞（１／８）ＩＤＡ２ＭＡＸなら、Ｉ₂＝
（１／８）ＩＤＡ２ＭＡＸで、その他の場合は、Ｉ₂＝
０である。step６：次に、高速制御回路の出力電流は、ＩＦＵＬＬ
−Ｉ₀−Ｉ₂に変化する。Ｔ４＝１でＤＡ２の出力がＩ₀
＋Ｉ₁＋Ｉ₂＋Ｉ₃の時、もしＩＦＵＬＬ−ＩＯＦＦ−Ｉ₀
＋Ｉ₁＋Ｉ₂＞＝（１／１６）ＩＤＡ２ＭＡＸなら、Ｉ₃
＝（１／１６）ＩＤＡ２ＭＡＸで、その他の場合は、Ｉ
₃＝０である。

【００４０】図１９は、上記連動機能を内蔵した場合の
アナログＡＳＩＣの内部機能図で、図中、３１は基準電
源生成部、３２は第１のＤ／Ａ変換器、３３はアンプ、
３４はレベルシフト、３５は第２のＤ／Ａ変換器、３６
はドライバ、３７はタイミング生成部、３８は第４のＤ
／Ａ変換器、３９は比較器、４０は第３のＤ／Ａ変換器
である。タイミング生成部３７により第１のパルスを生
成し、半導体レーザを最小発光レベルから最大発光レベ
ルへと変化させる。さらにタイミング生成部３７は一定
期間遅れたパルス列を生成する。この各々のタイミング
に光電気負帰還ループの電流が最小発光レベルの場合、
出力した電流と最大発光レベルの場合出力した電流とが
一致するようにディジタル−アナログ変換器ＤＡ３、デ
ィジタル−アナログ変換器ＤＡ４によりディジタル−ア
ナログ変換器ＤＡ２の電流をコントロールする。

【００４１】図２０は、図１９の具体的な回路図の一実
施例を示す図である。図１６（ｂ）に示す連動前に示さ
れた半波形が、運動後の光波形になり、さらに、ＤＡ
３，ＤＡ４を共に連動させることができるようになった
ので、図１７に示されたＤＡ２の出力レベル設定を実施
する場合の設定に自由度が増すようになる。従来では、
光電気負帰還ループを介して図１７の論理にしたがって
ＤＡ２の出力レベルを決定していたため、ＤＡ１の出力
レベルが減少すると（これは、例えば、図１６の画像デ
ータ領域中央の設定でＤＡ２を設定した場合と画像デー
タ領域端の設定でＤＡ２を設定した場合とで誤差増幅回
路の出力レベルが変化する）、ＤＡ４のビット数により
ＤＡ２の設定精度が劣化する事態を招く。ところが、図
１４の誤差増幅回路の出力電流レベルが半導体レーザの
最大発光レベルが変化した場合と連動してＤＡ３，ＤＡ
４が変化するので半導体レーザの最大発光レベルの設定
に変わりなく同一精度でＤＡ２の出力が設定できる。

【００４２】図２１は、図１に示されているアナログＩ
Ｃ部の基準電源生成部（Ref.Gen.）と誤差増幅部の具体
的な回路例を示す図である。以下、この回路動作を簡単
に説明する。まず、上段が基準電源生成部（Ref.Gen.）
を構成しており、トランジスタＱ１３のエミッタ電位か
ら決定するＱ３，Ｑ２５及びＱ１５６のエミッタ電位が
基準電圧となる。Ｑ２５のエミッタ電位がデバイスパラ
メータや温度のバラツキに対して安定電位であるとする
と、Ｒ２６に高精度の抵抗を用いることにより、Ｑ２５
に流れるコレクタ電流は一定となり、安定な定電流源を
得ることができる。Ｑ２５のエミッタをＡＳＩＣの外部
にピントして出して、Ｒ２５を外部抵抗とすれば、より
高精度の抵抗を付けることでより安定な定電流を実現で
きる。

【００４３】このＱ２５のコレクタ電流は、Ｑ２５，Ｑ
２７，Ｑ２８，Ｑ２９，Ｑ３０等で構成されるカレント
ミラー回路を用いてＡＳＩＣ内部へ定電流を供給する。
ここで、Ｑ２８やＱ２９，Ｒ２８やＲ２９等で構成され
る電流源は、ＤＣ動作では安定であるが、ＡＣ動作とし
て安定であるためにはＱ２５のベースもしくはＱ２６の
コレクタより電源（Ｖｃｃ）へパスコンデンサが必要で
ある。通常、ＡＳＩＣ内部のコンデンサは、そのデバイ
スの特性上小型で大容量のものを構成することが難しい
ため、せいぜい数＋ＰＦ程度の容量しか得られない。こ
の程度の容量ならばカレントミラー回路の発振抑制には
効果があるが、電源ノイズ等を除去するには不十分であ
る。

【００４４】そこで、本実施例の回路では、Ｑ２６のベ
ースをＡＳＩＣの外部にピンとしてただし、ＣＥＸＴＩ
を外付けコンデンサとすることにより、自在な容量、例
えば、ＡＳＩＣ内では構成が困難な０.０１μＦや０.１
μＦを付加することが可能となり、また並列に容量を接
続することも可能となるので、電源電圧変動に対してＡ
ＳＩＣの動作をより安定にすることができる。下段に
は、誤差増幅回路を示す。この回路では、Ｑ１５７のベ
ースを入力とし、Ｑ１８０のコレクタ電流を出力とする
反転アンプを形成しており、図中の電流Ｉ₁とＰＤから
流れる電流ＩＰＤが等しくなるようにＱ１８０の出力電
流を制御する開ループを構成している。また、Ｑ１５６
とＲ１２３で構成されるオフセット電流生成回路によ
り、ＩＰＤに適当なオフセット電流を流すことが可能で
ある。Ｑ１５６のエミッタ電位は上記の通り安定電位で
あるので、Ｒ１２３を外部抵抗にすることにより、より
高精度のオフセットを設定することが可能となる。

【００４５】ここで、ＬＤとＰＤの結合効率αＳを αＳ＝０.２（ｍＡ／ｍＷ） α：ＰＤとＬＤとの結合係数Ｓ：ＰＤの受光放射感度とすると、ＬＤが１ｍＷ出力している時、電流ＩＰＤは
２００μＡとなる。図に示すようなリアルタイムに高速
の光電気負帰還ループを構成している場合、ＬＤを完全
にオフすることができない。上記オフセット電流を例え
ば、２０μＡに設定した場合には、ＬＤとＰＤの結合効
率αＳによりＬＤの出力は１００μＷとなる。つまり、
ＬＤのオフセット発光が１００μＷとなる。

【００４６】ここで、回路図中のＱ２００のベースが通
常の電流源と共通、つまりＱ２００のベースがＱ２０１
のエミッタから供給されるのではなく、Ｑ１５９やＱ１
６２のベースと同一であるとする。この場合、Ｑ２００
とＲ２０３はＱ１５７のコレクタ電流Ｉｃを供給してお
り、したがってＱ１５７の電流増幅率をＨｆｅとする
と、Ｑ１５７のベース電流Ｉｂは、Ｉｂ＝Ｉｃ／Ｈｆｅとなる。具体的に、Ｉｃ＝１ｍＡ，Ｈｆｅ＝１００とす
ると、Ｉｂ＝１０μＡとなる。通常、ＡＳＩＣ内のトラ
ンジスタの電流増幅率Ｈｆｅは倍から半分程度、つまり
５０〜２００位ばらつくと仮定すると、上記のベース電
流Ｉｂはデバイスが異なると、５μＡ〜２０μＡ変動し
てしまう。Ｑ１５７は光電気負帰還ループの入力である
ので、これをＬＤの光出力に換算すると、２５μＷ〜１
００μＷ光量が変動することになる。

【００４７】Ｑ１５７のコレクタ電流を減らせば減らす
程、確かにオフセット電流、つまりオフセット光量の変
動を抑制することができるが、このことは同時にＱ１５
７の周波数特性を劣化することになってしまうので、高
速の光電気負帰還ループを構成する目的に反してしま
う。そこで、図に示す回路のように、Ｑ２００のベース
電流はＱ２０１のエミッタから供給することにより、Ｑ
２００のベース電流を検出し、その電流をＱ２０２，Ｑ
２０３等で構成されるカレントミラー回路で折り返して
光電気負帰還ループの入力であるＱ１５７のベースに加
える。すると、Ｑ１５７のコレクタ電流とＱ２００のコ
レクタ電流はほぼ等しいので、Ｑ１５７のベース流と同
量の電流がＱ２０３のコレクタからＱ１５７のベースに
供給されるので、Ｑ１５７のベース電流の影響をキャン
セルすることができる。通常、ＡＳＩＣのトランジスタ
の特性は同一のデバイス内であれば相対精度が良好であ
ることを考慮すれば、この回路構成の場合、オフセット
電流はＱ１５７のバイアス電流の影響をほとんど受ける
ことなく、Ｑ１５６とＲ１２３で構成されるオフセット
電流供給回路のみでオフセット電流を設定することがで
きる。このことにより、高速でかつ高精度の光電気負帰
還ループを構成するのが可能となる。

【００４８】次に、前記の場合においては、ＬＤとＰＤ
の結合効率を一定値としたが、実際にはＬＤとＰＤの結
合効果がばらつくことを考慮する。例えば、αＳ＝０.
１〜０.３（ｍＡ／ｍＷ）の範囲でばらつくとすると、
たとえオフセット電流がちょうど１０μＡであったとし
てもＬＤのオフセット光量は３３.３μＷ〜１００μＷ
変動してしまう。そこで、ＬＤの光出力を外部のＰＤ等
のモニターを用いて検出し、その出力で図に示す Voffs
et 端子をコントロールすることにより、オフセット光
量を所望の値に設定することができる。

【００４９】例えば、Ｑ１５６のエミッタ電位を安定な
１Ｖとし、Ｒ１２３を１００ＫΩ，Ｒ２０８を２００Ｋ
Ωとすると、Ｖoffset＝１ＶまたはＶoffsetがオープンの場合Ｉoffset＝１０μＡＶoffset＝２の場合Ｉoffset＝５μＡＶoffset＝０Ｖの場合Ｉoffset＝１５μＡのように、ＬＤの光出力によってオフセット電流を設定
することが可能となる。この回路図では、オフセット電
流調整部を、抵抗と電圧入力部により構成しているが、
可変抵抗等を用いても同様の効果があることは明らかで
ある。したがって、より高精度にＬＤの光出力を制御す
る回路構成が可能となる。

【００５０】上記ＬＤの光出力制御機能を有するディジ
タルＡＳＩＣ及びアナログＡＳＩＣを搭載する回路に
は、電源投入時にＬＤの微分量子効率を検出するイニシ
ャライズを行なうことや、リアルタイムの光電気負帰還
ループを構成することなどが実際に行なわれているかど
うかを確認するためには、ＬＤ−ＰＤを回路に組み込ま
なければならない。ところが、実際のＬＤ−ＰＤは、素
子によって微分量子効率やＬＤ−ＰＤの結合効率がばら
ついたり、素子自身が壊れやすいなどの性質を持ってい
るため、上記回路を基板上に構成しても、動作確認や機
能検査を安定して行なうことが難しい。

【００５１】そこで、図２２に示すようなＬＤ−ＰＤの
模擬回路を考える。一般に図２３に示すようなＬＤ−Ｐ
Ｄは図２４に示すような特性がある。そこで、図２２に
示す電流制御電流源の場合、ＩＰＤ＝０（ＩＬＤ＜１ｔｈ）ＩＰＤ＝ｍＸ（ＩＬＤ〜１ｔｈ）ｍ：ＩＬＤとＩＰＤの結合係数とすると、図２４に示される特性を模擬する動作が可能
となる。

【００５２】具体例を図２５と図２６に示す。図２５に
示す回路の場合、ＩＬＤとＩＰＤの結合係数ｍ＝０.０
５，Ｑ１００とＱ１０１は同一特性のトランジスタであ
ると仮定すると、Ｒ′＝２０Ｒｘ／ｙ＝２０と設定し、電流源Ｉｔｈを図２４に示すＩｔｈであると
すると、図２５の回路の動作は、あたかも実際のＬＤと
同じＩｔｈで、ＬＤの微分量子効率η、ＰＤとＬＤとの
結合係数α、ＰＤの受光放射感度Ｓの積ηαＳが、 ηαＳ＝０.０５であるＬＤ−ＰＤの模擬回路を構成することが可能であ
る。このようなＬＤ−ＰＤの模擬回路ならば、ＩＬＤと
ＩＰＤの結合係数やＩｔｈをどのようなＬＤ−ＰＤのモ
デルに適用させる事も可能であり、このようなＬＤ−Ｐ
Ｄの模擬回路を用いて上記機能を有するＬＤの光出力制
御基板の動作確認や機能検査を安定して行なうことは容
易に可能となる。

【００５３】また、ＬＤ−ＰＤの結合係数が周波数特性
を有するような場合、例えば、ある周波数において１次
のポールを有するものとすると、図２６に破線で示すよ
うに、Ｃｓ，Ｒｓ等で同様の特性を持たせて補正するこ
とも容易であり、同様にｎ次のポールを持つ場合におい
ても、抵抗やコンデンサ等を用いてその周波数特性を模
擬することは可能である。図１に示すようなＬＤの光出
力制御機能を有するディジタルＡＳＩＣ及びアナログＡ
ＳＩＣを搭載する回路に電源を供給する場合を考える。
図１０及び図１１に示されているディジタルＡＳＩＣ部
の出力部には、強制的にＤＯＵＴ０〜ＤＯＵＴ４のデー
タをＬｏｗとするシグナルを外部から入力できる機能を
有している場合、アナログＶｃｃをその入力部に接続し
ておけば、ディジタルＶｃｃがオンの状態でアナログＶ
ｃｃをオフにしてもディジタルＡＳＩＣ部の出力はＬｏ
ｗとなり、アナログＡＳＩＣ部やＬＤ−ＰＤにディジタ
ルＡＳＩＣ部から漏れ電源が生じることが無くなるの
で、アナログＶｃｃがオフであるのにＬＤが点灯するよ
うなことを防止することができる。

【００５４】ところが、一般的にＣＭＯＳデバイスの論
理は、おおよそ２.５Ｖを基準にＨｉ、Ｌｏｗを判定す
るが、たとえアナログＶｃｃをオフにしても、アナログ
Ｖｃｃの電位が２.５Ｖより高い電位となる場合があ
る。通常、ＡＳＩＣの入力保護回路は図２７のようにな
っているが、この状態で入力にデータがＨｉである５
Ｖ，Ｖｃｃをオフとすると、入力部保護ダイオードの電
圧降下を仮に０.７Ｖとすると、入力部保護ダイオード
を介してＶｃｃは、５−０.７＝４.３Ｖとなって、２.５Ｖ以下にならない場合が発生する。

【００５５】図２８及び図２９は、本発明による画像形
成装置の他の実施例を示す図で、図中、４１は電源監視
部、４２はバッファアンプ（Buffer Amp）で、その他、
図１と同じ作用をする部分は、同一の符号を付してあ
る。

【００５６】このため、図２８に示すように、ディジタ
ルＡＳＩＣ１の出力制御ピンに、アナログＶｃｃから電
源監視部４１を介して入力する構成にして、該電源監視
部４１の機能を、アナログＶｃｃが４.５Ｖ以上の場合
にはＨｉ（５Ｖ）を出力、４.５Ｖ以下の場合にはＬｏ
ｗ（０Ｖ）を出力するように設定すれば、アナログＶｃ
ｃをオフにすることで、自動的にディジタルＡＳＩＣ１
の出力がＬｏｗとなり、アナログＶｃｃもＬｏｗとなる
ので、ＬＤが点灯するようなことを防止することができ
る。また、たとえば前記電源監視部４１の監視する設定
電位が４Ｖである場合には、図２９に示すように、ディ
ジタルＡＳＩＣ１の出力をバッファ４２を介してアナロ
グＡＳＩＣ２に入力し、かつそのバッファ４２の電源を
図に示すように、ダイオードを介して供給する構成にす
ると、アナログＶｃｃをオフにしてかつディジタルＡＳ
ＩＣ１の出力がＨｉであったとしても、アナログＶｃｃ
への漏れ電流はバッファ４２とアナログＡＳＩＣ２の入
力部保護ダイオードの２段のダイオードを経由するの
で、ダイオードの電圧降下を仮に０.７Ｖとするとアナ
ログＶｃｃは、６−０.７−０.７＝３.６Ｖとすることができ、前述と同様の機能を有することが可
能である。

【００５７】図３０は、本発明による画像形成装置の更
に他の実施例を示す図で、図中、４３はボルテージレギ
ュレータ、４４はローパスフィルタで、その他、図１と
同じ作用をする部分は同一の符号を付してある。通常、
半導体レーザＬＤとその光出力を制御するアナログＡＳ
ＩＣ２の電源は共通であり、電源投入時にはＬＤの光出
力がオフとなるように、アナログＡＳＩＣ２のスタート
アップ部は構成されている。ところが、ＬＤ−ＰＤに電
源を供給する際、ＰＤの特性上電源すなわちＰＤの逆バ
イアス電圧は、より大きい程ＰＤの周波数特性が向上す
ることや、アナログＡＳＩＣ２の電源電圧を低減すれば
するほど消費電力が小さくできることなどの理由によ
り、ＬＤへの電源とアナログＡＳＩＣ２への電源を分割
する必要が生じる場合がある。このような場合には、Ｖ
ＬＤよりボルテージレギュレータ４３を介してアナログ
ＡＳＩＣ２のＶｃｃＡを供給する構成となる。しかし、
この構成では電源投入時のアナログＶｃｃとボルテージ
レギュレータ４３を介したＶｃｃＡの立ち上がり速度
は、ボルテージレギュレータ４３を介した分ＶｃｃＡの
方が遅くなってしまう。

【００５８】そこで、図３０に示すように、電源の供給
をアナログＶｃｃよりローパスフィルタ４４を介してＶ
ＬＤとボルテージレギュレータ４３へ供給する構成にし
て、このローパスフィルタ４４の立ち上がりをボルテー
ジレギュレータ４３の立ち上がりより十分遅くしてやれ
ば、ＶＬＤとＶｃｃＡの立ち上がり時間を同じにするこ
とができるのでＰＤの周波数特性の向上や消費電力低減
をして、かつ電源投入時にもＬＤの光出力がオフとな
る。安全でかつ高性能なＬＤの光出力制御回路を実現す
ることができる。

【００５９】図３１に、本発明による画像形成装置のア
ナログＡＳＩＣ側の更に他の実施例を示す図で、図中、
４５はフィルタで、その他、図１と同じ作用をする部分
は同一の符号を付してある。図１に示すＬＤの光出力制
御回路においては、その光出力が図２４に示すＬＤを用
いる場合、Ｉ＝Ｉｏｐ−Ｉｔｈなる電流が入力データによって過渡的に流れる。この電
流は、ＬＤによって異なるが通常２０ｍＡ〜５０ｍＡ程
度が、図１５に示すＩＤＡ２の速度、例えば、１〜３ｎ
Ｓの立ち上がり、立ち下がり時間でスイッチングする。
また、ディジタルピクセルデータをディジタルＡＳＩＣ
に入力する際にも、例えば、０Ｖ−５Ｖのデータが同様
の立ち上がり、立ち下がり時間でスイッチングし、その
出力データがアナログＡＳＩＣに入力する際も同様であ
る。これら影響で、ＬＤの光出力や光電気負帰還ループ
に高周波ノイズを生じる場合がある。

【００６０】このような場合には、図３１に示すよう
に、光電気負帰還ループ内にローパスまたはバンドパス
フィルタ４５を組み込むことにより、高周波ノイズを低
減して良好な光波形をえることができる。例えば、図３
２に示すように、抵抗ＲとコンデンサＣを用いた一次の
ローパスフィルタを構成して、そのカットオフ周波数を
光電気負帰還ループのカットオフ周波数より高い周波数
に設定すれば、その周波数より高い周波数は２次または
それ以上のボールで減衰するので、高周波ノイズを低減
できる。また、同様に、図３３に示すように、ＬＤに流
れる電流自身にローパスフィルタを構成しても上記と同
様の効果を得ることができる。

【００６１】また、図３４に示すように、コンデンサＣ
とインダクタンスＬを用いて、ｆ＝１／２πＬＣとなる特定の周波数ｆをカットすることもできる。例え
ば、Ｃ＝３０ｐＦ，Ｌ＝３０ｎＨとすれば、ｆ＝１６８ＭＨｚとなり、この周波数の近傍
のノイズのみを低減することも可能である。この場合、
インダクタンスＬ＝３０ｎＨというのは、素子としての
インダクタンスを用いなくても、基板のレイアウトの仕
方によっても構成することができる。一般に信号線のイ
ンダクタンスは、例えば、概略１ｍｍあたり１ｎＨとす
ると、３０ｍｍの配線長で基板上にインダクタンスを構
成することも可能である。

【００６２】また、上記内容より、図３５に示すように
ＬＤの電源とアナログＡＳＩＣのグラウンド（ＡＧＮ
Ｄ）間にバスコンデンサＣを入れる場合には、コンデン
サのリード線長や配線長を考慮する必要がある。例え
ば、簡単なケースで、立ち上がり、立ち下がり時間が２
ｎＳのシグナルがあり、このシグナルから高周波ノイズ
が発生している場合を考える。立ち上がり、立ち下がり
時間を１０％−９０％とし、この時間を、時定数τを用
いて、２.２τ＝２ｎＳとすると、カットオフ周波数ｆは、ｆ＝１／２πτ であるので、ｆ＝１７５ＭＨｚとなる。例えば、バスコンデンサＣのリード線長とレイ
アウトの配線の合計長が１０ｍｍであり、それらによる
線路のインダクタンスが１０ｎＨであるとすると、この
周波数におけるインピーダンスＺＬは、｜ＺＬ｜＝２πｆＬ＝１１Ω となるので、たとえ配線の合計長が１０ｍｍ程度の短さ
であったとしても、十分にバスコンデンサの機能を果た
しているとは言えないことが容易に推察できる。

【００６３】したがって、実際には、よりインダクタン
スを低減するためには、図３６に示すような基板のレイ
アウトが必要である。つまり、より配線のインダクタン
スを低減するために、ＡＧＮＤは広く厚くある必要があ
り、またコンデンサの位置はなるべくＶＬＤとＡＧＮＤ
を最短に結び、コンデンサ自身はリード線を持つタイミ
ングではなくてチップ型のコンデンサを使用したほうが
よい。また、アナログＡＳＩＣの基準電流を生成するた
めの外部抵抗、具体的に回路で表現すれば、図２１のＲ
２６やＲ１２３などを、模式的に図３７に示す抵抗Ｒと
すると、この抵抗は純枠にアナログＡＳＩＣのＡＧＮＤ
であるべきで、この部分に外部より余分な電流や高周波
ノイズが流入する経路を作らないように、図３６に示す
ような基板のレイアウトを行なえば、アナログＡＳＩＣ
内の基準電流がより安定となるので、より動作が安定で
ノイズ等の影響を受けにくいＬＤの光出力制御基板を実
現できる。

【００６４】また、本発明の画像形成装置は、レーザプ
リンタに適し、高速変調可能な光電気負帰還ループによ
る半導体レーザ制御変調方式を提案し、同モジュールを
６５×３８.５（ｍｍ×ｍｍ）の基板サイズで実現し
た。本発明の半導体レーザ制御モジュールは、レーザプ
リンタ書き込みクロックが２５ＭＨｚまで動作すること
が確認された。また、本モジュールによれば、レーザプ
リンタおよびディジタルＰＰＣにおいて解像性劣化なく
中間調記録可能な書き込み系が簡易に小型化可能となっ
た。

【００６５】

【効果】以上の説明から明らかなように、本発明による
と、以下のような効果がある。（１）請求項１〜３に対応する効果：遅延時間制御手段
と、該遅延時間制御手段を多段に組み合わせた発振回路
と、入力された画像クロックに一致した周波数になるよ
うに前記発振回路を制御する手段と、前記遅延時間制御
手段より生成された複数の位相を有するパルスよりパル
ス幅の異なる複数のパルス幅生成手段により生成された
複数のパルス幅を用いて被駆動半導体レーザのパルス幅
変調を行ない、同時に被駆動半導体レーザを制御・変調
する手段で前記半導体レーザの光強度変調を行なうこと
により、それぞれパルス幅変調のみ、又は光強度変調の
みを行なう場合よりも、それぞれの構成がより容易に表
現でき、かつ、さらなる多階調変調が可能となる画像形
成装置が実現できる。（２）請求項４に対応する効果：パルス幅形成手段と入
力されたデータにより出力パルスの画像クロックに対す
る出力タイミングを変化させる手段を有することによ
り、１ドットピクセル内の自由な位置に入力データに比
例した光出力を得ることができる請求項１又は２記載の
画像形成装置が実現できる。（３）請求項５に対応する効果：前記パルス幅生成手段
と画像データの直線性を変換する変換テーブルを同一チ
ップ内に含んだＩＣ１と前記半導体レーザ制御・変調手
段を前記ＩＣ１とは異なるＩＣ２で構成したことによ
り、ダウンサイジング化とローコスト化が可能となる請
求項４記載の画像形成装置が実現できる。（４）請求項６に対応する効果：請求項５記載のＩＣ１
をＣＭＯＳトランジスタを用いて構成したことにより前
記パルス幅生成手段を容易に構成することが可能とな
り、前記ＩＣ２をバイポーラトランジスタで構成したこ
とにより、高速・高精度の半導体レーザ制御、変調回路
を容易に構成することができる請求項５記載の画像形成
装置が実現できる。（５）請求項７に対応する効果：請求項１〜３記載の画
像形成装置において、複数のパルス幅を前記画像クロッ
クの期間において入力された画像データの上位ビットに
より２つの異なるパルス幅信号を生成し、前記画像デー
タの下位ビットデータを前記２つの異なるパルス幅信号
により出力パルスを生成することで請求項１〜３記載の
複数のパルス幅生成手段を形成したことにより、１つ目
のパルス幅信号により前記半導体レーザがマックスパワ
ーで出力する時間幅を設定し、２つ目のパルス幅信号と
１つ目のパルス幅信号の差により前記半導体レーザの光
出力変調、つまりパワー変調を行なう時間幅を設定でき
ることにより、光出力として連続してパルス幅変調とパ
ワー変調を行なう回路構成が容易に実現できる請求項１
〜３記載の画像形成装置が実現できる。（６）請求項８に対応する効果：請求項７記載の画像形
成装置において、前記２つの異なるパルス幅信号のパル
ス幅の時間差を前記遅延時間制御手段１つ分の時間とし
たことにより、前記パワー変調を行なう時間幅が最小の
パルス幅とすることができることにより、入力データを
できるかぎり前記半導体レーザがマックスパワーで出力
するパルス幅で出力し、余りのデータを時間幅が最小の
パルス幅内で前記パワー変調を用いて出力する構成とな
るので、１画素内でよりドット集中型の光出力を得るこ
とができ、電子写真等での再現性に優れた請求項７記載
の画像形成装置が実現できる。（７）請求項９に対応する効果：請求項８記載の画像形
成装置において、連続した２つの画素のパルス位相を各
々変化させ連続したパルスとなるように設定する手段と
前記パルス幅の時間差が発生する部分のデータを一つに
まとめる手段を有する構成としたことにより、２画素内
でよりドット集中型の光出力を得ることができ、電子写
真等での再現性に優れた請求項８記載の画像形成装置が
実現できる。（８）請求項１０に対応する効果：請求項９記載の画像
形成装置において、前記データを一つにまとめ余りが発
生した場合、大きな画素側の前記時間差分を最大の大き
さに設定し、余りを他の側の時間差分のパルスに設定す
る手段を有する構成としたことにより、１画素毎に前記
遅延時間制御手段１つ分の時間存在するパワー変調部
を、２画素内で前記遅延時間制御手段１つ分の時間のみ
パワー変調することが可能となるので、より電子写真等
での再現性に優れた請求項９記載の画像形成装置が実現
できる。（９）請求項１１に対応する効果：請求項１０記載の画
像形成装置において、パルス発生タイミングを前記画像
クロックの期間の最初の側と中央と最後を起点として、
画像データによりパルス幅が変化する３つのパターン
と、請求項１０記載の時間差分を１つにまとめるパター
ンの４通りを２ビットの画像データとは異なるデータに
よりコントロールする手段を有する構成としたことによ
り、その２ビットのコントロール信号に応じて１画素内
でトットを形成する場合には、ドットの形成の開始場所
を前記画像クロックの期間の最初の側と中央と最後の位
相の異なる３箇所よりドット集中型の光出力を得ること
ができ、また、連続する２画素でトットを形成する場合
には２画素内でよりドット集中型の光出力を得ることが
できるような４通りのドット集中型ドット形成が可能な
請求項１０記載の画像形成装置が実現できる。（１０）請求項１２に対応する効果：請求項１１記載の
画像形成装置において、前記２ビットのコントロール信
号に応じ、画像データの直線性を変換するテーブルを切
り替える手段を有することにより、どのような前記２ビ
ットのコントロール信号が入力されてもそれぞれの画像
データの直線性を安定に補償することができるので、よ
り高精度な請求項１１記載の画像形成装置が実現でき
る。（１１）請求項１３に対応する効果：請求項１〜３記載
の画像形成装置において、被駆動半導体レーザを制御・
変調する手段を、前記半導体レーザの光出力をモニター
する受光素子と、該受光素子の出力電流と発光レベル指
令信号とを比較し、その差分を反転増幅して前記半導体
レーザを駆動する反転増幅手段とで構成し、前記反転増
幅手段のオフセット電流を打ち消す手段を有することに
より、前記受光素子の出力電流もしくは発光レベル指令
信号電流が微少であったとしても、前記反転増幅手段の
オフセット電流の影響を受けずに高精度に前記半導体レ
ーザの光出力を制御、変調する請求項１〜３記載の画像
形成装置が実現できる。（１２）請求項１４に対応する効果：請求項１１記載の
画像形成装置において、被駆動半導体レーザを制御・変
調する手段を、前記半導体レーザの光出力をモニターす
る受光素子と、前記受光素子の出力電流と発光レベル指
令信号とを比較し、その差分を反転増幅して前記半導体
レーザを駆動する反転増幅手段と前記反転増幅手段はバ
イポーラトランジスタで構成され、前記反転増幅手段の
オフセット電流を打ち消す手段を有する構成としたこと
により、その２ビットのコントロール信号に応じて１画
素内でドットを形成する場合には、ドットの形成の開始
場所を前記画像クロックの期間の最初の側と中央と最後
の位相の異なる３箇所よりドット集中型の光出力を得る
ことができ、また、連続する２画素でドットを形成する
場合には２画素内でよりドット集中型の光出力を得るこ
とができるような４通りのドット集中型ドット形成が可
能で、かつ、前記受光素子の出力電流もしくは発光レベ
ル指令信号電流が微少であったとしても前記反転増幅手
段のオフセット電流の影響を受けずに高精度に前記半導
体レーザの光出力を制御、変調する請求項１１記載の画
像形成装置が実現できる。（１３）請求項１５に対応する効果：前記反転増幅器の
入力トランジスタのエミッタ電流と等しい電流を流すト
ランジスタのベース電流と等しい電流をカレントミラー
回路により構成し、この電流を前記反転増幅回路の入力
に付加することにより前記反転増幅手段のオフセット電
流を打ち消す手段を構成したことにより、オフセット電
流キャンセル機能が簡単な回路構成で可能となる請求項
１３記載の画像形成装置が実現できる。（１４）請求項１６に対応する効果：請求項１〜３記載
の画像形成装置において、被駆動半導体レーザを制御、
変調する手段を、前記半導体レーザの光出力をモニター
する受光素子と、該受光素子の出力電流と発光レベル指
令信号とを比較し、その差分を反転増幅して前記半導体
レーザを駆動する反転増幅手段と前記反転増幅器の前記
発光指令信号の変化に応じた出力電流の変化量を検出す
るカレント検出回路と、第１のＤ／Ａ変換器と前記カレ
ント検出回路の出力と前記第１のＤ／Ａ変換器の出力を
比較する比較器と、前記比較器の出力結果を所定のタイ
ミングに保持する機能と、前記所定のタイミングを生成
するタイミング発生回路と、メモリーからの出力にした
がいＤ／Ａ変換を行なう第２のＤ／Ａ変換器と、前記発
光指令信号に比例した電流を出力し、比例係数を前記第
２のＤ／Ａ変換器の出力により決定する電流加算回路と
から構成し、前記発光指令信号のフルスケールの変化と
連動して、前記第２のＤ／Ａ変換器のフルスケールが変
化する手段を有することにより、より高速・高精度に前
記半導体レーザの光出力を制御・変換することが可能な
請求項１〜３記載の画像形成装置が実現できる。（１５）請求項１７に対応する効果：請求項１６記載の
画像形成装置において、前記発光指令信号と前記第２の
Ｄ／Ａ変換器と連動して前記第１のＤ／Ａ変換器のフル
スケールが変化する手段を有する構成としたことによ
り、前記半導体レーザの最高出力レベルを変化させても
その変化に応じて前記第２のＤ／Ａ変換器の出力電流が
変化するので、オーバーシュートを生じないでより高精
度に前記半導体レーザの光出力を制御・変調することが
可能な請求項１６記載の画像形成装置が実現できる。（１６）請求項１８に対応する効果：請求項５記載の画
像形成装置において、外部被駆動半導体レーザを制御・
変調する手段を前記半導体レーザの光出力をモニターす
る受光素子と、該受光素子の出力電流と発光レベル指令
信号とを比較し、その差分を反転増幅して前記半導体レ
ーザを駆動する反転増幅手段と、該反転増幅手段はバイ
ポーラトランジスタで構成され、前記反転増幅手段のオ
フセット電流を打ち消す手段を有し、前記ＩＣ２の外部
接続抵抗により、前記オフセット電流を外部電圧により
設定する手段を有する構成としたことにより、前記オフ
セット電流を高精度に、かつ簡単に所望の値に設定する
ことができ、またダウンサイジング化とローコスト化が
可能となる請求項５記載の画像形成装置が実現できる。（１７）請求項１９に対応する効果：請求項５記載の画
像形成装置において、ＩＣ２の電源電圧監視手段と、前
記電源電圧監視手段の出力により、前記ＩＣ１の出力を
強制的にオフにする手段とを有する構成としたことによ
り、電源電圧をオンオフする場合に不用意に前記半導体
レーザが点灯することを防止することが可能な請求項５
記載の画像形成装置が実現できる。（１８）請求項２０に対応する効果：請求項１９記載の
画像形成装置において、前記半導体レーザの電源をボル
テージレギュレータを介し、前記ＩＣ２の電源電圧と
し、前記ボルテージレギュレータの入力にローパスフィ
ルタを付加したことにより、前記半導体レーザの電源と
前記ＩＣ２の電源の電圧を異なる設定にすることが可能
であり、かつ前記ローパスフィルタで両電圧の立ち上が
り速度を同一とすることにより、電源電圧をオンオフす
る場合等に不用意に前記半導体レーザが点灯することを
防止することが可能な請求項１９記載の画像形成装置が
実現できる。（１９）請求項２１に対応する効果：請求項５記載の画
像形成装置において、外部被駆動半導体レーザを制御・
変調する手段を、前記半導体レーザの光出力をモニター
する受光素子と、該受光素子の出力電流と発光レベル指
令信号とを比較し、その差分を反転増幅して前記半導体
レーザを駆動する反転増幅手段と前記反転増幅手段の出
力と前記半導体レーザとの間にキャパシタンスと、該キ
ャパシタンスのリード線の長さによる共振回路を付加す
ることにより、前記キャパシタンスと前記キャパシタン
スのリード線の長さによるインダクタンスで決定される
特定の周波数のノイズ等を除去することが可能な請求項
５記載の画像形成装置が実現できる。（２０）請求項２２に対応する効果：請求項１６記載の
画像形成装置において、外部信号で前記第２のＤ／Ａ変
換器の再設定を行なう手段を有することにより、前記半
導体レーザの特性が時間や温度とともに変化したり、半
導体レーザの個体差により特性が変化しても、自在に前
記第２のＤ／Ａ変換器の出力電流の再設定を行なって最
適の光波形を得ることができる請求項１６記載の画像形
成装置が実現できる。

【図面の簡単な説明】

【図１】本発明による半導体レーザ制御装置の一実施
例を説明するための構成図である。

【図２】本発明による半導体レーザ制御装置の動作を
説明するための信号波形を示す図である。

【図３】本発明における光強度変調方式とパルス幅変
調方式を説明するための図である。

【図４】本発明におけるパルス幅強度混合方式を説明
するための図である。

【図５】本発明におけるパルス幅変調とパルス幅強度
変調のエネルギー比較図である。

【図６】本発明における半導体レーザ制御モジュール
の等価回路を示す図である。

【図７】図６における動作概略図である。

【図８】本発明に用いられるリングオシレータを示す
図である。

【図９】図１におけるディジタルＡＳＩＣ内部機能を
示す図である。

【図１０】図９の更に具体例（その１）を示す図であ
る。

【図１１】図９の更に具体例（その２）を示す図であ
る。

【図１２】本発明による位置制御の説明図である。

【図１３】本発明による加算モードの説明図である。

【図１４】図１におけるアナログＡＳＩＣのブロック
図である。

【図１５】本発明による半導体レーザ制御モジュール
の等価回路を示す図である。

【図１６】図１４における光波形概略図である。

【図１７】本発明におけるＤＡ２のレベル設定方法を
説明するためのフローチャートである。

【図１８】本発明によるＤＡ２出力設定方法を説明す
るための図である。

【図１９】本発明における連動機能を内蔵した場合の
アナログＡＳＩＣの内部機能を示す図である。

【図２０】図１９における具体的な回路を示す図であ
る。

【図２１】図１４におけるアナログＡＳＩＣ部の基準
電源生成部と誤差増幅部の具体的な回路を示す図であ
る。

【図２２】本発明におけるＬＤ−ＰＤの模擬回路を示
す図である。

【図２３】本発明におけるＬＤ−ＰＤを示す図であ
る。

【図２４】本発明におけるＬＤ−ＰＤの特性を示す図
である。

【図２５】図２２における具体的な回路（その１）を
示す図である。

【図２６】図２２における具体的な回路（その２）を
示す図である。

【図２７】本発明におけるＩＣの入力保護回路を示す
図である。

【図２８】本発明における半導体レーザ制御装置の他
の実施例（その１）を示す図である。

【図２９】本発明における半導体レーザ制御装置の他
の実施例（その２）を示す図である。

【図３０】本発明における半導体レーザ制御装置の更
に他の実施例を示す図である。

【図３１】本発明における半導体レーザ制御装置のア
ナログＡＳＩＣ側の他の実施例を示す図である。

【図３２】本発明におけるアナログＡＳＩＣ側の更に
他の実施例を示す図である。

【図３３】本発明におけるアナログＡＳＩＣ側の更に
他の実施例を示す図である。

【図３４】本発明におけるアナログＡＳＩＣ側の更に
他の実施例を示す図である。

【図３５】本発明におけるアナログＡＳＩＣ側の更に
他の実施例を示す図である。

【図３６】本発明におけるアナログＡＳＩＣ側の基板
のレイアウトを示す図である。

【図３７】本発明におけるアナログＡＳＩＣ側の更に
他の実施例を示す図である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) B41J 2/44 H01S 3/133

Claims

(57)【特許請求の範囲】

【請求項１】画像データを入力データとし、アナログ
ＡＳＩＣに対して出力するディジタルＡＳＩＣと、該デ
ィジタルＡＳＩＣの出力データを入力データとし、該入
力データに基づいて半導体レーザを変調するアナログＡ
ＳＩＣとから成り、前記ディジタルＡＳＩＣは、遅延時
間制御手段とを有する基準パルス発生器と、前記遅延時
間制御手段で生成された複数の位相を有するパルスより
パルス幅の異なる複数のパルス幅を生成するパルス幅生
成手段とから成り、前記アナログＡＳＩＣは、被駆動半
導体レーザを制御し変調する制御・変調手段を有し、前
記パルス幅生成手段で生成された複数のパルス幅により
前記半導体レーザの光強度と同時にパルス幅変調を行う
ことを特徴とする半導体レーザ制御装置。
【請求項２】前記基準パルス発生器は、遅延時間制御
手段と、該遅延時間制御手段を多段に組み合わせた発振
回路と、入力された画像クロックに一致した周波数にな
るように該発振回路を制御する制御手段とを有すること
を特徴とする請求項１記載の半導体レーザ制御装置。
【請求項３】前記ディジタルＡＳＩＣは、画像データ
と位置制御信号を入力データとし、パルス幅変調及びパ
ルス生成タイミングとが設定された信号を出力し、該デ
ィジタルＡＳＩＣの出力データは半導体レーザの光強度
レベルを決定し、出力データのパルス幅が光出力のパル
ス幅を決定し、出力データのパルス生成タイミングが発
光タイミングを決定するものであり、前記パルス幅生成
手段と入力されたデータにより出力パルスの画像クロッ
クに対する出力タイミングを変化させる変化手段を有す
ることを特徴とする請求項１記載の半導体レーザ制御装
置。
【請求項４】前記パルス幅生成手段と、画像データの
直線性を変換する変換テーブルを同一チップ内に含んだ
第１の集積回路と、前記半導体レーザの制御・変調手段
を前記第１の集積回路とは異なる第２の集積回路とによ
り構成したことを特徴とする請求項３記載の半導体レー
ザ制御装置。
【請求項５】前記第１の集積回路をＣＭＯＳトランジ
スタで構成し、前記第２の集積回路をバイポーラトラン
ジスタにより構成したことを特徴とする請求項４記載の
半導体レーザ制御装置。
【請求項６】複数のパルス幅を前記画像クロックの期
間において入力された画像データの上位ビットにより２
つの異なるパルス幅信号を生成し、前記画像データの下
位ビットデータを前記２つの異なるパルス幅信号で出力
パルスを生成することにより複数のパルス幅生成手段を
形成したことを特徴とする請求項１記載の半導体レーザ
制御装置。
【請求項７】前記２つの異なるパルス幅信号のパルス
幅の時間差を、前記遅延時間制御手段１つ分の時間とし
たことを特徴とする請求項６記載の半導体レーザ制御装
置。
【請求項８】連続した２つの画素のパルス位相を各々
変化させ、連続したパルスとなるように設定する設定手
段と、前記パルス幅の時間差が発生する部分のデータを
一つにまとめる手段とを有することを特徴とする請求項
７記載の半導体レーザ制御装置。
【請求項９】前記データを一つにまとめて余りが発生
した場合、大きな画素側の前記時間差分を最大の大きさ
に設定し、余りを他の側の時間差分のパルスに設定する
設定手段を有することを特徴とする請求項８記載の半導
体レーザ制御装置。
【請求項１０】パルス発生タイミングを前記画像クロ
ックの期間の最初の側と中央と最後を起点として、画像
データによりパルス幅が変化する３つのパターンと前記
時間差分を１つにまとめるパターンの４通りを２ビット
の画像データとは異なるデータによりコントロールする
制御手段を有することを特徴とする請求項９記載の半導
体レーザ制御装置。
【請求項１１】制御手段が出力する制御信号に応じ、
画像データの直線性を変換するテーブルを切り替える切
替手段を有することを特徴とする請求項１０記載の半導
体レーザ制御装置。
【請求項１２】前記被駆動半導体レーザを制御し変調
する制御・変調手段は、前記半導体レーザの光出力をモ
ニターする受光素子と、該受光素子の出力電流と発光レ
ベル指令信号とを比較し、その差分を反転増幅して前記
半導体レーザを駆動する反転増幅手段と、該反転増幅手
段のオフセット電流を打ち消す手段とを有することを特
徴とする請求項１記載の半導体レーザ制御装置。
【請求項１３】前記被駆動半導体レーザを制御し変調
する制御・変調手段は、前記半導体レーザの光出力をモ
ニターする受光素子と、該受光素子の出力電流と発光レ
ベル指令信号とを比較し、その差分を反転増幅して前記
半導体レーザを駆動し、バイボーラトランジスタで構成
される反転増幅手段と、該前記反転増幅手段のオフセッ
ト電流を打ち消す手段とを有することを特徴とする請求
項１０記載の半導体レーザ制御装置。
【請求項１４】前記反転増幅器の入力トランジスタの
エミッタ電流と等しい電流を流すトランジスタのベース
電流と等しい電流をカレントミラー回路により構成し、
該電流を前記反転増幅回路の入力に付加することによ
り、前記反転増幅手段のオフセット電流を打ち消す手段
を構成することを特徴とする請求項１２記載の半導体レ
ーザ制御装置。
【請求項１５】前記被駆動半導体レーザを制御し変調
する制御・変調手段は、前記半導体レーザの光出力をモ
ニターする受光素子と、該受光素子の出力電流と発光レ
ベル指令信号とを比較し、その差分を反転増幅して前記
半導体レーザを駆動する反転増幅手段と、該反転増幅器
の前記発光指令信号の変化に応じた出力電流の変化量を
検出するカレント検出回路と、第１のＤ／Ａ変換器と、
前記カレント検出回路の出力と前記第１のＤ／Ａ変換器
の出力を比較する比較器と、該比較器の出力結果を所定
のタイミングに保持する保持手段と、前記所定のタイミ
ングを生成するタイミング発生回路と、メモリからの出
力に従ってＤ／Ａ変換を行なう第２のＤ／Ａ変換器と、
前記発光指令信号に比例した電流を出力し、比例係数を
前記第２のＤ／Ａ変換器の出力により決定する電流加算
回路と、前記発光指令信号のフルスケールの変化と連動
して、前記第２のＤ／Ａ変換器のフルスケールを変化さ
せる変化手段とを有することを特徴とする請求項１記載
の半導体レーザ制御装置。
【請求項１６】前記発光指令信号と前記第２のＤ／Ａ
変換器とを連動して前記第１のＤ／Ａ変換器のフルスケ
ールを変化させる変化手段を有することを特徴とする請
求項１５記載の半導体レーザ制御装置。
【請求項１７】前記外部被駆動半導体レーザを制御し
変調する制御・変調手段は、前記半導体レーザの光出力
をモニターする受光素子と、該受光素子の出力電流と発
光レベル指令信号とを比較し、その差分を反転増幅して
前記半導体レーザを駆動し、バイポーラトランジスタで
構成される反転増幅手段と、該反転増幅手段のオフセッ
ト電流を打ち消す手段と、前記第２の集積回路の外部接
続抵抗により、前記オフセット電流を外部電圧で設定す
る設定手段とを有することを特徴とする請求項４記載の
半導体レーザ制御装置。
【請求項１８】前記第２の集積回路の電源電圧監視手
段と、該電源電圧監視手段の出力により前記第１の集積
回路の出力を強制的にオフにする手段とを有することを
特徴とする請求項４記載の半導体レーザ制御装置。
【請求項１９】前記半導体レーザの電源をボルテージ
レギュレータを介して前記第２の集積回路の電源電圧と
し、前記ボルテージレギュレータの入力にローパスフィ
ルタを付加したことを特徴とする請求項１８記載の半導
体レーザ制御装置。
【請求項２０】前記外部被駆動半導体レーザを制御し
変調する制御・変調手段は、半導体レーザの光出力をモ
ニターする受光素子と、該受光素子の出力電流と発光レ
ベル指令信号とを比較し、その差分を反転増幅して前記
半導体レーザを駆動する反転増幅手段と、該反転増幅手
段の出力と前記半導体レーザとの間に、キャパシタンス
と該キャパシタンスのリード線の長さにより共振回路と
を付加したことを特徴とする請求項４記載の半導体レー
ザ制御装置。
【請求項２１】外部信号により前記第２のＤ／Ａ変換
器の再設定を行なう再設定手段を有することを特徴とす
る請求項１５記載の半導体レーザ制御装置。