JP2938361B2 - 薄膜トランジスタのための多段階ｃｖｄ法 - Google Patents
薄膜トランジスタのための多段階ｃｖｄ法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/24—Deposition of silicon only
-
- C—CHEMISTRY; METALLURGY
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- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/34—Nitrides
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
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- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
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Description
【０００１】
【産業上の利用分野】本発明は、広く、化学気相堆積
（ＣＶＤ）プロセスにおいてアモルファスシリコンと窒
化珪素とを含む電子材料を基板上に多層に連続的に堆積
する方法に関する。特に、本発明は、２段階の高い堆積
速度／低い堆積速度のプロセスにより、アモルファスシ
リコンと窒化珪素とを含む電子材料を基板上に多層に連
続的に堆積する方法に関し、このプロセスの間に、別の
材料との界面に隣接する層が低い堆積速度で堆積され
る。
（ＣＶＤ）プロセスにおいてアモルファスシリコンと窒
化珪素とを含む電子材料を基板上に多層に連続的に堆積
する方法に関する。特に、本発明は、２段階の高い堆積
速度／低い堆積速度のプロセスにより、アモルファスシ
リコンと窒化珪素とを含む電子材料を基板上に多層に連
続的に堆積する方法に関し、このプロセスの間に、別の
材料との界面に隣接する層が低い堆積速度で堆積され
る。
【０００２】
【従来の技術】プラズマ励起ＣＶＤ（ＰＥＣＶＤ）プロ
セスは、電子材料を様々な基板上に堆積する半導体デバ
イスの製造に広く用いられている。ＰＥＣＶＤプロセス
では、平行板や、チャンバ内に電気エネルギーを結合さ
せるヘリカルコイル等の他の手段を備えた真空堆積チャ
ンバの中に基板が置かれる。一般には、基板はサセプタ
の上に載せられる。このサセプタは、下側の電極でもあ
る。流入マニホールドを介して堆積チャンバ内に反応体
ガスが流入される。この流入マニホールドは、上側の電
極でもある。この２つの電極間には高周波（ＲＦ）電圧
が印加されて、反応体ガスにプラズマを形成する充分高
いＲＦ電力を発生させる。プラズマは、反応体ガスを活
発に反応させ、基板体の表面上に所望の材料の層を堆積
させる。堆積チャンバ内に、堆積させようとする別の電
子材料を含んだ反応体ガスを流すことによって、最初の
層の上に別の電子材料の層を堆積させることも可能であ
る。反応体ガスはそれぞれプラズマに暴露されて、所望
の材料の層が堆積される。
セスは、電子材料を様々な基板上に堆積する半導体デバ
イスの製造に広く用いられている。ＰＥＣＶＤプロセス
では、平行板や、チャンバ内に電気エネルギーを結合さ
せるヘリカルコイル等の他の手段を備えた真空堆積チャ
ンバの中に基板が置かれる。一般には、基板はサセプタ
の上に載せられる。このサセプタは、下側の電極でもあ
る。流入マニホールドを介して堆積チャンバ内に反応体
ガスが流入される。この流入マニホールドは、上側の電
極でもある。この２つの電極間には高周波（ＲＦ）電圧
が印加されて、反応体ガスにプラズマを形成する充分高
いＲＦ電力を発生させる。プラズマは、反応体ガスを活
発に反応させ、基板体の表面上に所望の材料の層を堆積
させる。堆積チャンバ内に、堆積させようとする別の電
子材料を含んだ反応体ガスを流すことによって、最初の
層の上に別の電子材料の層を堆積させることも可能であ
る。反応体ガスはそれぞれプラズマに暴露されて、所望
の材料の層が堆積される。
【０００３】近年、フラットパネルディスプレイに大型
液晶セルが用いられるようになってきた。このタイプの
液晶セルは接合する２枚のガラス板を備え、その中に液
晶材料の層がサンドイッチされている。このガラスの基
板には導電性の薄膜がコーティーングされ、基板の少な
くとも１つは透明である。これら基板は電力ソースに接
続され、液晶材料の配向を変化させて、導電性薄膜を適
正にパターン化することで液晶材料の様々なエリアがア
ドレス可能となる。特に近年、液晶セルのエリアを別々
に高速でアドレスするために、薄膜トランジスタ（ＴＦ
Ｔ）が用いられている。この種の液晶セルは、ＴＶやコ
ンピューターのモニター等のアクティブマトリックスデ
ィスプレイに有用である。
液晶セルが用いられるようになってきた。このタイプの
液晶セルは接合する２枚のガラス板を備え、その中に液
晶材料の層がサンドイッチされている。このガラスの基
板には導電性の薄膜がコーティーングされ、基板の少な
くとも１つは透明である。これら基板は電力ソースに接
続され、液晶材料の配向を変化させて、導電性薄膜を適
正にパターン化することで液晶材料の様々なエリアがア
ドレス可能となる。特に近年、液晶セルのエリアを別々
に高速でアドレスするために、薄膜トランジスタ（ＴＦ
Ｔ）が用いられている。この種の液晶セルは、ＴＶやコ
ンピューターのモニター等のアクティブマトリックスデ
ィスプレイに有用である。
【０００４】液晶モニターの解像度に関する要求が高ま
っており、ピクセルと呼ばれる液晶セルの複数のエリア
に対して別々にアドレスすることが望ましい。近年のデ
ィスプレイパネルでは、通常１，０００，０００以上の
ピクセルが存在しており、各ピクセルを別々にアドレス
し２つの安定な状態の内の１つにラッチするように、同
数のトランジスタがガラス板上に形成されている必要が
ある。
っており、ピクセルと呼ばれる液晶セルの複数のエリア
に対して別々にアドレスすることが望ましい。近年のデ
ィスプレイパネルでは、通常１，０００，０００以上の
ピクセルが存在しており、各ピクセルを別々にアドレス
し２つの安定な状態の内の１つにラッチするように、同
数のトランジスタがガラス板上に形成されている必要が
ある。
【０００５】産業上利用されている薄膜トランジスタに
は主に２つのタイプがあり、これらは、バックチャンネ
ルエッチ型（ＢＣＥ：back channel etched）薄膜トラ
ンジスタとエッチストップ型（Ｅ／Ｓ：etch stopped）
薄膜トランジスタである。このアモルファスシリコンベ
ースの薄膜トランジスタを製造する効率は、利用される
ＰＥＣＶＤプロセスによって制限されている。高品質の
ゲート窒化珪素（ｇ−ＳｉＮX）膜及びアモルファスシ
リコン（ａ−Ｓｉ）膜を高い堆積速度で製造して高い製
造効率と高いスループットを得ることは難しい。ここで
ＳｉＮXとは、Ｓｉ：Ｎの化学組成比が厳密に３：４、
即ちＳｉ3Ｎ4であってもよく、そうでなくてもよい。例
えば、ＳｉＮXは３：４よりも高いＳｉ：Ｎの原子比を
有する全ての窒化珪素を含み、又は、３：４よりも低い
Ｓｉ：Ｎの原子比を有する全ての窒化珪素を含む。ま
た、アモルファスシリコンとは、結晶性の構造を含まな
い完全なアモルファス構造を有するシリコンのことを指
す。
は主に２つのタイプがあり、これらは、バックチャンネ
ルエッチ型（ＢＣＥ：back channel etched）薄膜トラ
ンジスタとエッチストップ型（Ｅ／Ｓ：etch stopped）
薄膜トランジスタである。このアモルファスシリコンベ
ースの薄膜トランジスタを製造する効率は、利用される
ＰＥＣＶＤプロセスによって制限されている。高品質の
ゲート窒化珪素（ｇ−ＳｉＮX）膜及びアモルファスシ
リコン（ａ−Ｓｉ）膜を高い堆積速度で製造して高い製
造効率と高いスループットを得ることは難しい。ここで
ＳｉＮXとは、Ｓｉ：Ｎの化学組成比が厳密に３：４、
即ちＳｉ3Ｎ4であってもよく、そうでなくてもよい。例
えば、ＳｉＮXは３：４よりも高いＳｉ：Ｎの原子比を
有する全ての窒化珪素を含み、又は、３：４よりも低い
Ｓｉ：Ｎの原子比を有する全ての窒化珪素を含む。ま
た、アモルファスシリコンとは、結晶性の構造を含まな
い完全なアモルファス構造を有するシリコンのことを指
す。
【０００６】
【発明が解決しようとする課題】典型的なＢＣＥＴＦＴ
（ＢＣＥ薄膜トランジスタ）デバイスでは、ｇ−ＳｉＮ
x 及びａ−Ｓｉの厚膜を堆積する必要がある。この膜厚
は通常２５０〜５００ｎｍの範囲である。産業上利用さ
れる高品質な膜を製造するための代表的な堆積速度は、
約２０ｎｍ／ｍｉｎ．である。このような低い堆積で
は、基板製造プロセスの効率は非常に低くなる。しか
し、３００ｎｍ程度の高い堆積速度を用いた場合、許容
できない膜質の膜しか得られない。
（ＢＣＥ薄膜トランジスタ）デバイスでは、ｇ−ＳｉＮ
x 及びａ−Ｓｉの厚膜を堆積する必要がある。この膜厚
は通常２５０〜５００ｎｍの範囲である。産業上利用さ
れる高品質な膜を製造するための代表的な堆積速度は、
約２０ｎｍ／ｍｉｎ．である。このような低い堆積で
は、基板製造プロセスの効率は非常に低くなる。しか
し、３００ｎｍ程度の高い堆積速度を用いた場合、許容
できない膜質の膜しか得られない。
【０００７】従って、本発明の目的は、製造プロセスに
適する高い堆積速度で薄膜トランジスタ基板上にｇ−Ｓ
ｉＮx 及びａ−Ｓｉの厚膜を多層に堆積する方法を提供
することにある。
適する高い堆積速度で薄膜トランジスタ基板上にｇ−Ｓ
ｉＮx 及びａ−Ｓｉの厚膜を多層に堆積する方法を提供
することにある。
【０００８】また、本発明の他の目的は、薄膜トランジ
スタ基板上にｇ−ＳｉＮx 及びａ−Ｓｉの厚膜を高い堆
積速度で堆積し、製造プロセスに適する非常に高い品質
の膜を製造する方法を提供することにある。
スタ基板上にｇ−ＳｉＮx 及びａ−Ｓｉの厚膜を高い堆
積速度で堆積し、製造プロセスに適する非常に高い品質
の膜を製造する方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、薄膜トランジ
スタ基板上へ窒化珪素層及びアモルファスシリコン層を
充分な堆積速度で堆積し、なお膜の品質を非常に高く維
持する方法を提供する。
スタ基板上へ窒化珪素層及びアモルファスシリコン層を
充分な堆積速度で堆積し、なお膜の品質を非常に高く維
持する方法を提供する。
【００１０】薄膜トランジスタに有用な好ましい実施例
では、アモルファスシリコンの界面近くの材料の層は、
非常に高い品質の膜を実現する低い堆積速度で堆積され
る。この界面から離れた材料の層は、多少劣るがなお高
品質の膜質の膜を堆積させる高い堆積速度で堆積され
る。本発明を用いることにより、全体的に非常に高品質
な薄膜トランジスタを非常に高い効率で製造することが
可能である。
では、アモルファスシリコンの界面近くの材料の層は、
非常に高い品質の膜を実現する低い堆積速度で堆積され
る。この界面から離れた材料の層は、多少劣るがなお高
品質の膜質の膜を堆積させる高い堆積速度で堆積され
る。本発明を用いることにより、全体的に非常に高品質
な薄膜トランジスタを非常に高い効率で製造することが
可能である。
【００１１】本発明では、全体のｇ−ＳｉＮＸ層の上に
ａ−Ｓｉ層を堆積する前に、高い堆積速度で堆積された
平均的な品質のｇ−ＳｉＮＸ膜の頂面の上に低い堆積速
度で高品質のｇ−ＳｉＮＸ膜を堆積することにより実施
できる。アモルファスシリコンの活性半導体層との界面
であれば、この特異なプロセスを応用することが可能で
ある。これは、ＢＣＥＴＦＴ（バックチャンネルエッチ
型薄膜トランジスタ）デバイスにもＥＳＴＦＴ（エッチ
ストップ型薄膜トランジスタ）デバイスにも応用可能で
ある。
ａ−Ｓｉ層を堆積する前に、高い堆積速度で堆積された
平均的な品質のｇ−ＳｉＮＸ膜の頂面の上に低い堆積速
度で高品質のｇ−ＳｉＮＸ膜を堆積することにより実施
できる。アモルファスシリコンの活性半導体層との界面
であれば、この特異なプロセスを応用することが可能で
ある。これは、ＢＣＥＴＦＴ（バックチャンネルエッチ
型薄膜トランジスタ）デバイスにもＥＳＴＦＴ（エッチ
ストップ型薄膜トランジスタ）デバイスにも応用可能で
ある。
【００１２】
【実施例】本発明は、薄膜トランジスタ基板上へ窒化珪
素層及びアモルファスシリコン層を充分な堆積速度で堆
積して非常に高い品質の膜を生成する改良された方法を
開示する。特に本発明は、薄膜トランジスタ（ＴＦＴ）
を形成するａ−Ｓｉ膜とｇ−ＳｉＮx 膜との組合わせに
有用である。
素層及びアモルファスシリコン層を充分な堆積速度で堆
積して非常に高い品質の膜を生成する改良された方法を
開示する。特に本発明は、薄膜トランジスタ（ＴＦＴ）
を形成するａ−Ｓｉ膜とｇ−ＳｉＮx 膜との組合わせに
有用である。
【００１３】まず、図１には、本発明に従った方法が実
施可能なプラズマ励起ＣＶＤチャンバ１０の断面図が概
念的に示される。装置１０は堆積チャンバ１２を備え、
堆積チャンバ１２は、頂壁面１４の向こう側にチャンバ
内部の空胴部と、この空胴部内に第１の電極ないし流入
マニホールド１６とを備える。または、頂面１４は、そ
の内面と隣接した電極１６と一体であってもよい。チャ
ンバ１２内には、第１の電極１６と平行な方向に伸びる
板の形態のサセプタ１８がある。サセプタ１８は、典型
的にはアルミニウム製で、酸化アルミニウムの層が被覆
されている。サセプタ１８は大地に接続されて第２の電
極として作用する。サセプタ１８は、堆積チャンバ１２
の底面２２を介して垂直に伸びるシャフト２０の端面上
に設置されている。シャフト２０は垂直方向に可動であ
り、サセプタ１６が第１の電極１６から遠ざかる方向に
移動することが可能である。サセプタ１８と、サセプタ
１８と実質的に平行であるチャンバ１２の底面２２との
間には、リフトオフ板２４が水平方向に伸びている。リ
フトオフ板２４からは、リフトオフピン２６が垂直方向
上向きに突出している。リフトオフピン２６はサセプタ
１８の穴２８を通って伸張するすることができるような
位置に置かれ、サセプタ１８の厚さよりも少しだけ大き
い長さを有している。図にはリフトオフピンが２つしか
示されていないが、リフトオフ板上にわたってもっと多
くのリフトオフピン２６が間隔をおいて置かれていても
よい。ガス流出口３０は、堆積チャンバ１２の側壁３２
を通って伸張し、堆積チャンバ１２を脱気する手段（図
示されず）に接続される。ガス流入パイプ４２は、堆積
チャンバ１２の第１の電極ないし流入マニホールド１６
を通って伸張し、ガススイッチング網（図示されず）を
介していろいろなガスのソース（図示されず）に接続さ
れる。第１の電極１６は、ＲＦ電力ソース３６に接続さ
れる。通常は、移送板（図示されず）が具備されて、ロ
ードロックドア（図示されず）を介して堆積チャンバ１
２内へ、更にサセプタ１８上へと基板を移動させ、ま
た、コーティングの済んだ基板を堆積チャンバ１２から
除去する。Turnerらの米国特許出願通し番号０８／０１
０，６８３（１９９３年１月２８日出願）には、このよ
うな装置が開示されている。
施可能なプラズマ励起ＣＶＤチャンバ１０の断面図が概
念的に示される。装置１０は堆積チャンバ１２を備え、
堆積チャンバ１２は、頂壁面１４の向こう側にチャンバ
内部の空胴部と、この空胴部内に第１の電極ないし流入
マニホールド１６とを備える。または、頂面１４は、そ
の内面と隣接した電極１６と一体であってもよい。チャ
ンバ１２内には、第１の電極１６と平行な方向に伸びる
板の形態のサセプタ１８がある。サセプタ１８は、典型
的にはアルミニウム製で、酸化アルミニウムの層が被覆
されている。サセプタ１８は大地に接続されて第２の電
極として作用する。サセプタ１８は、堆積チャンバ１２
の底面２２を介して垂直に伸びるシャフト２０の端面上
に設置されている。シャフト２０は垂直方向に可動であ
り、サセプタ１６が第１の電極１６から遠ざかる方向に
移動することが可能である。サセプタ１８と、サセプタ
１８と実質的に平行であるチャンバ１２の底面２２との
間には、リフトオフ板２４が水平方向に伸びている。リ
フトオフ板２４からは、リフトオフピン２６が垂直方向
上向きに突出している。リフトオフピン２６はサセプタ
１８の穴２８を通って伸張するすることができるような
位置に置かれ、サセプタ１８の厚さよりも少しだけ大き
い長さを有している。図にはリフトオフピンが２つしか
示されていないが、リフトオフ板上にわたってもっと多
くのリフトオフピン２６が間隔をおいて置かれていても
よい。ガス流出口３０は、堆積チャンバ１２の側壁３２
を通って伸張し、堆積チャンバ１２を脱気する手段（図
示されず）に接続される。ガス流入パイプ４２は、堆積
チャンバ１２の第１の電極ないし流入マニホールド１６
を通って伸張し、ガススイッチング網（図示されず）を
介していろいろなガスのソース（図示されず）に接続さ
れる。第１の電極１６は、ＲＦ電力ソース３６に接続さ
れる。通常は、移送板（図示されず）が具備されて、ロ
ードロックドア（図示されず）を介して堆積チャンバ１
２内へ、更にサセプタ１８上へと基板を移動させ、ま
た、コーティングの済んだ基板を堆積チャンバ１２から
除去する。Turnerらの米国特許出願通し番号０８／０１
０，６８３（１９９３年１月２８日出願）には、このよ
うな装置が開示されている。
【００１４】堆積装置１０の操作に当たっては、まず、
基板３８が移送板（図示されず）によって堆積チャンバ
１２内に導入されて、サセプタ１８上に置かれる。基板
３８は、サセプタ１８の穴２８の位置を越えるサイズを
有している。ガラス製の薄膜トランジスタ基板用に通常
用いられるサイズは、約３６０〜４６５ｍｍである。リ
フトオフピン２６が穴２８から突き出なくなるようにシ
ャフト２０を上向きに動かせば、サセプタ１８は基板３
８を持ち上げてリフトオフピン２６から離し、サセプタ
１８と基板３８とは第１の電極１６の比較的近くに接近
する。電極間距離ないし、基板表面とガス流入マニホー
ルド１６の放電面との距離は、約０．５〜約２インチ
（約１２．３〜約４９．０ｍｍ）である。更に好ましく
は、電極間距離は約０．８〜約１．４インチ（約１９．
６〜約３５．６ｍｍ）である。
基板３８が移送板（図示されず）によって堆積チャンバ
１２内に導入されて、サセプタ１８上に置かれる。基板
３８は、サセプタ１８の穴２８の位置を越えるサイズを
有している。ガラス製の薄膜トランジスタ基板用に通常
用いられるサイズは、約３６０〜４６５ｍｍである。リ
フトオフピン２６が穴２８から突き出なくなるようにシ
ャフト２０を上向きに動かせば、サセプタ１８は基板３
８を持ち上げてリフトオフピン２６から離し、サセプタ
１８と基板３８とは第１の電極１６の比較的近くに接近
する。電極間距離ないし、基板表面とガス流入マニホー
ルド１６の放電面との距離は、約０．５〜約２インチ
（約１２．３〜約４９．０ｍｍ）である。更に好ましく
は、電極間距離は約０．８〜約１．４インチ（約１９．
６〜約３５．６ｍｍ）である。
【００１５】堆積プロセスを開始するに当たり、堆積チ
ャンバ１２はまずガス流出口３０を介して脱気される。
堆積チャンバ１２の内部には、既にその頂面に処理済み
の層（例えば、パターン化したアルミニウム金属等）が
形成されたＴＦＴガラス基板３８が、サセプタ１８上に
配置される。
ャンバ１２はまずガス流出口３０を介して脱気される。
堆積チャンバ１２の内部には、既にその頂面に処理済み
の層（例えば、パターン化したアルミニウム金属等）が
形成されたＴＦＴガラス基板３８が、サセプタ１８上に
配置される。
【００１６】現在、相異なる幾つかのタイプの薄膜トラ
ンジスタが用いられているが、これらの薄膜トランジス
タの多くは、ＴＦＴ基板上のパターン化ゲートメタル上
にゲート誘電（絶縁）層を堆積し、続いて、そのゲート
誘電層の頂面上にはアモルファスシリコン層を堆積する
ことが必要である。その後、アモルファスシリコン膜の
上にメタルの接点が堆積されるが、このアモルファスシ
リコンはドープアモルファスシリコンの薄い層も有して
おり、アモルファスシリコンとその上のメタルとの間の
接触が良好になる。また、アモルファスシリコン層の上
にはエッチング停止層として窒化物の層が堆積される。
ンジスタが用いられているが、これらの薄膜トランジス
タの多くは、ＴＦＴ基板上のパターン化ゲートメタル上
にゲート誘電（絶縁）層を堆積し、続いて、そのゲート
誘電層の頂面上にはアモルファスシリコン層を堆積する
ことが必要である。その後、アモルファスシリコン膜の
上にメタルの接点が堆積されるが、このアモルファスシ
リコンはドープアモルファスシリコンの薄い層も有して
おり、アモルファスシリコンとその上のメタルとの間の
接触が良好になる。また、アモルファスシリコン層の上
にはエッチング停止層として窒化物の層が堆積される。
【００１７】ガラス基板上に薄膜トランジスタを製造す
る工程において絶縁層として有用であるためには、窒化
珪素のゲート誘電層は高品質でなければならない。本発
明で説明される実施例では、ＣＶＤチャンバ内の圧力を
約１．２〜約１．５トール(Torr)、基板温度を約３００
〜３５０℃に維持しつつ、窒化物を堆積させることによ
り、高品質の窒化珪素膜が得られる。反応体ガスの流量
は、適正な反応体ガスのレベルが維持されるように調節
される。好適には、シラン１００〜３００ｓｃｃｍとア
ンモニア５０〜１，０００ｓｃｃｍとが、キャリアガス
の窒素１，０００〜１０，０００ｓｃｃｍに対して用い
られ、前述のシャワーヘッドと基板との間隔をもって、
基板の前述のエリアに窒化珪素を堆積させる。ゲート窒
化珪素膜の好適な厚さは、約２００〜約１，０００ｎｍ
である。
る工程において絶縁層として有用であるためには、窒化
珪素のゲート誘電層は高品質でなければならない。本発
明で説明される実施例では、ＣＶＤチャンバ内の圧力を
約１．２〜約１．５トール(Torr)、基板温度を約３００
〜３５０℃に維持しつつ、窒化物を堆積させることによ
り、高品質の窒化珪素膜が得られる。反応体ガスの流量
は、適正な反応体ガスのレベルが維持されるように調節
される。好適には、シラン１００〜３００ｓｃｃｍとア
ンモニア５０〜１，０００ｓｃｃｍとが、キャリアガス
の窒素１，０００〜１０，０００ｓｃｃｍに対して用い
られ、前述のシャワーヘッドと基板との間隔をもって、
基板の前述のエリアに窒化珪素を堆積させる。ゲート窒
化珪素膜の好適な厚さは、約２００〜約１，０００ｎｍ
である。
【００１８】ｇ−ＳｉＮx 膜とａ−Ｓｉ膜とを堆積させ
る通常の処理条件は、以下の表１及び表２に示される。
る通常の処理条件は、以下の表１及び表２に示される。
【００１９】
【表１】
【００２０】
【表２】
【００２１】代表的な堆積プロセスとその処理条件と
は、以下の実施例に例示される。
は、以下の実施例に例示される。
【００２２】（実施例１）図２には、ＢＣＥ又はＥＳ多
段階ｇ−ＳｉＮx ＴＦＴデバイスの拡大断面図が示され
る。本発明に関しない初期プロセスでは、ガラス製のＴ
ＦＴ基板５０はアルミニウム等のパターン化メタル（図
示されず）でコーティングされている。そして、基板５
８にはまず平均的な品質のｇ−ＳｉＮx 層５２が、２７
０ｎｍ／ｍｉｎ．の高い堆積速度で堆積される。次い
で、平均的品質ｇ−ＳｉＮx 膜５２の頂面上に、高品質
のｇ−ＳｉＮx 層５４が１００ｎｍ／ｍｉｎ．の低い堆
積速度で堆積されて、ｇ−ＳｉＮx 層の堆積プロセスが
完了する。この高品質ゲート窒化珪素層は、その後続い
て５８ｎｍ／ｍｉｎ．の堆積速度で堆積されたａ−Ｓｉ
層５８とに、優れた界面５６を与える。
段階ｇ−ＳｉＮx ＴＦＴデバイスの拡大断面図が示され
る。本発明に関しない初期プロセスでは、ガラス製のＴ
ＦＴ基板５０はアルミニウム等のパターン化メタル（図
示されず）でコーティングされている。そして、基板５
８にはまず平均的な品質のｇ−ＳｉＮx 層５２が、２７
０ｎｍ／ｍｉｎ．の高い堆積速度で堆積される。次い
で、平均的品質ｇ−ＳｉＮx 膜５２の頂面上に、高品質
のｇ−ＳｉＮx 層５４が１００ｎｍ／ｍｉｎ．の低い堆
積速度で堆積されて、ｇ−ＳｉＮx 層の堆積プロセスが
完了する。この高品質ゲート窒化珪素層は、その後続い
て５８ｎｍ／ｍｉｎ．の堆積速度で堆積されたａ−Ｓｉ
層５８とに、優れた界面５６を与える。
【００２３】（参考例としての実施例２） 図３には、ＢＣＥ多段階ａ−ＳｉＴＦＴデバイスの拡大
断面図が示される。ガラスＴＦＴ基板６０は、アルミニ
ウム等のパターン化メタル（図示されず）で予め被覆さ
れている。そして、１００ｎｍ／ｍｉｎ．の堆積速度で
ゲート窒化珪素層６２が絶縁層として堆積される。続い
て５８ｎｍ／ｍｉｎ．の低い堆積速度で高品質のａ−Ｓ
ｉ層６６が堆積されて、優れた界面６４が得られる。次
いで、２９０ｎｍ／ｍｉｎ．の高い堆積速度で、平均的
な品質のａ−Ｓｉ層が堆積され、ａ−Ｓｉの堆積プロセ
スが完了する。
断面図が示される。ガラスＴＦＴ基板６０は、アルミニ
ウム等のパターン化メタル（図示されず）で予め被覆さ
れている。そして、１００ｎｍ／ｍｉｎ．の堆積速度で
ゲート窒化珪素層６２が絶縁層として堆積される。続い
て５８ｎｍ／ｍｉｎ．の低い堆積速度で高品質のａ−Ｓ
ｉ層６６が堆積されて、優れた界面６４が得られる。次
いで、２９０ｎｍ／ｍｉｎ．の高い堆積速度で、平均的
な品質のａ−Ｓｉ層が堆積され、ａ−Ｓｉの堆積プロセ
スが完了する。
【００２４】（実施例３） 図４には、多段階ｇ−ＳｉＮX層とａ−Ｓｉ層とを包含
するバックチャンネルエッチ型ＴＦＴデバイスの拡大断
面図が示される。ガラスＴＦＴ基板７０は、アルミニウ
ム等のパターン化メタル（図示されず）で予め被覆され
ている。そして、２７０ｎｍ／ｍｉｎ．の高い堆積速度
で平均的品質のｇ−ＳｉＮX 層７２が堆積される。続い
て１００ｎｍ／ｍｉｎ．の低い堆積速度で高品質のｇ−
ＳｉＮX層７４が堆積されて、その後続いてその上に５
８ｎｍ／ｍｉｎ．の低い堆積速度で堆積されたａ−Ｓｉ
層７８とに、優れた界面７６を与える。次いで、２９０
ｎｍ／ｍｉｎ．の高い堆積速度で低い品質のａ−Ｓｉ層
が堆積され、堆積プロセスが完了する。
するバックチャンネルエッチ型ＴＦＴデバイスの拡大断
面図が示される。ガラスＴＦＴ基板７０は、アルミニウ
ム等のパターン化メタル（図示されず）で予め被覆され
ている。そして、２７０ｎｍ／ｍｉｎ．の高い堆積速度
で平均的品質のｇ−ＳｉＮX 層７２が堆積される。続い
て１００ｎｍ／ｍｉｎ．の低い堆積速度で高品質のｇ−
ＳｉＮX層７４が堆積されて、その後続いてその上に５
８ｎｍ／ｍｉｎ．の低い堆積速度で堆積されたａ−Ｓｉ
層７８とに、優れた界面７６を与える。次いで、２９０
ｎｍ／ｍｉｎ．の高い堆積速度で低い品質のａ−Ｓｉ層
が堆積され、堆積プロセスが完了する。
【００２５】本発明は、ｇ−ＳｉＮx 及びａ−Ｓｉの双
方に対して高い堆積速度、即ち３００ｎｍ／ｍｉｎ．ま
での堆積速度で、非常に高い品質の膜を生成する改良さ
れた方法を提供する。多段階ＰＥＣＶＤプロセスで用い
られる場合に、高品質のＴＦＴデバイスを高い効率で生
成することが可能である。この改良された方法には、単
一のプロセスチャンバ内でｇ−ＳｉＮx 及びａ−Ｓｉの
両方を堆積できるという利点もある。
方に対して高い堆積速度、即ち３００ｎｍ／ｍｉｎ．ま
での堆積速度で、非常に高い品質の膜を生成する改良さ
れた方法を提供する。多段階ＰＥＣＶＤプロセスで用い
られる場合に、高品質のＴＦＴデバイスを高い効率で生
成することが可能である。この改良された方法には、単
一のプロセスチャンバ内でｇ−ＳｉＮx 及びａ−Ｓｉの
両方を堆積できるという利点もある。
【００２６】本発明は例示された方法に関して説明して
きたが、ここで用いられた言葉は説明されたものと同種
のものを指すものであって、制限する意図ではない。
きたが、ここで用いられた言葉は説明されたものと同種
のものを指すものであって、制限する意図ではない。
【００２７】更に、本発明はいくつかの好適な実施例に
関して説明を行ってきたが、この分野に通ずる者であれ
ば、ここで開示された事を、直ちに本発明の他の可能な
変形例に適用させるであろう。例えば、本発明の開示
は、ＴＦＴ基板上へｇ−ＳｉＮX膜、ａ−Ｓｉ膜及びＥ
／Ｓ ＳｉＮX（エッチストップ窒化珪素）膜を別の構成
ないし配置に適用し、膜間の界面の品質を向上させるで
あろう。
関して説明を行ってきたが、この分野に通ずる者であれ
ば、ここで開示された事を、直ちに本発明の他の可能な
変形例に適用させるであろう。例えば、本発明の開示
は、ＴＦＴ基板上へｇ−ＳｉＮX膜、ａ−Ｓｉ膜及びＥ
／Ｓ ＳｉＮX（エッチストップ窒化珪素）膜を別の構成
ないし配置に適用し、膜間の界面の品質を向上させるで
あろう。
【００２８】Ｅ／Ｓ ＳｉＮX膜構造の１つの例として
は、パターニングされたアルミニウム等の導電体を有す
る基板上に、下側ＳｉＮX絶縁層、アモルファスＳｉ
層、上側ＳｉＮXエッチストップ層が堆積されている。
本発明に従って、これらＳｉＮX層の片方又は両方が、
薄く、高品質な、低い速度で堆積された、活性アモルフ
ァスシリコン層に隣接する堆積層と、厚く、低めの品質
の高い速度で堆積された、上記の薄い層に隣接しアモル
ファスシリコン層とは離れている層との、２つの層に分
けられる。成長手法を分けることで、堆積にかかる時間
を増加させずに、ＳｉＮXとアモルファスシリコンとの
間に高い品質の接続を与える。
は、パターニングされたアルミニウム等の導電体を有す
る基板上に、下側ＳｉＮX絶縁層、アモルファスＳｉ
層、上側ＳｉＮXエッチストップ層が堆積されている。
本発明に従って、これらＳｉＮX層の片方又は両方が、
薄く、高品質な、低い速度で堆積された、活性アモルフ
ァスシリコン層に隣接する堆積層と、厚く、低めの品質
の高い速度で堆積された、上記の薄い層に隣接しアモル
ファスシリコン層とは離れている層との、２つの層に分
けられる。成長手法を分けることで、堆積にかかる時間
を増加させずに、ＳｉＮXとアモルファスシリコンとの
間に高い品質の接続を与える。
【００２９】
【発明の効果】以上説明したように、本発明では、全体
のｇ−ＳｉＮx 層の上にａ−Ｓｉ層を堆積する前に、高
い堆積速度で堆積された平均的な品質のｇ−ＳｉＮx 膜
の頂面の上に低い堆積速度で高品質のｇ−ＳｉＮx 膜を
堆積することにより実施できる。
のｇ−ＳｉＮx 層の上にａ−Ｓｉ層を堆積する前に、高
い堆積速度で堆積された平均的な品質のｇ−ＳｉＮx 膜
の頂面の上に低い堆積速度で高品質のｇ−ＳｉＮx 膜を
堆積することにより実施できる。
【００３０】従って、薄膜トランジスタ基板上にｇ−Ｓ
ｉＮx 及びａ−Ｓｉの厚膜を高い堆積速度で堆積し、な
お非常に高い品質の膜を製造する方法が提供される。
ｉＮx 及びａ−Ｓｉの厚膜を高い堆積速度で堆積し、な
お非常に高い品質の膜を製造する方法が提供される。
【図１】本発明に従った方法を行うことが可能なプラズ
マ励起ＣＶＤチャンバの断面図である。
マ励起ＣＶＤチャンバの断面図である。
【図２】ＢＣＥ又はＥＳ多段階ｇ−ＳｉＮx ＴＦＴデバ
イスの拡大断面図である。
イスの拡大断面図である。
【図３】ＢＣＥ多段階ａ−ＳｉＴＦＴデバイスの拡大断
面図である。
面図である。
【図４】ＢＣＥ多段階ｇ−ＳｉＮx 又はａ−ＳｉＴＦＴ
デバイスの拡大断面図である。
デバイスの拡大断面図である。
１０…堆積装置、１２…堆積チャンバ、１４…頂壁面、
１６…ガス流入マニホールド、１８…サセプタ、２０…
シャフト、２２…低面、２４…リフトオフ板、２６…リ
フトオフピン、２８…穴、３０…ガス流出口、３２…側
壁、３６…ＲＦ電力ソース、３８…基板、４２…ガス流
入パイプ、５０…ＴＦＴ基板、５２…平均的品質ｇ−Ｓ
ｉＮx 層、５４…高品質ｇ−ＳｉＮx 層、５６…界面、
５８…ａ−Ｓｉ層、６０…ＴＦＴ基板、６２…絶縁層、
６４…界面、６６…高品質ａ−Ｓｉ層、６８…平均的品
質ａ−Ｓｉ層、７０…ＴＦＴ基板、７２…平均的品質ｇ
−ＳｉＮx 層、７４…高品質ｇ−ＳｉＮx 層、７６…界
面、７８…高品質ａ−Ｓｉ層、８０…平均的品質ａ−Ｓ
ｉ層。
１６…ガス流入マニホールド、１８…サセプタ、２０…
シャフト、２２…低面、２４…リフトオフ板、２６…リ
フトオフピン、２８…穴、３０…ガス流出口、３２…側
壁、３６…ＲＦ電力ソース、３８…基板、４２…ガス流
入パイプ、５０…ＴＦＴ基板、５２…平均的品質ｇ−Ｓ
ｉＮx 層、５４…高品質ｇ−ＳｉＮx 層、５６…界面、
５８…ａ−Ｓｉ層、６０…ＴＦＴ基板、６２…絶縁層、
６４…界面、６６…高品質ａ−Ｓｉ層、６８…平均的品
質ａ−Ｓｉ層、７０…ＴＦＴ基板、７２…平均的品質ｇ
−ＳｉＮx 層、７４…高品質ｇ−ＳｉＮx 層、７６…界
面、７８…高品質ａ−Ｓｉ層、８０…平均的品質ａ−Ｓ
ｉ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｅ (72)発明者 ロバート ロバートソン アメリカ合衆国， カリフォルニア州 94301， パロ アルト， ウェブスタ ー ストリート 916 (72)発明者 マイケル コルラック アメリカ合衆国， カリフォルニア州 94501， アラメダ， カレッジ アヴ ェニュー 1141 (72)発明者 アンジェラ ティー．リー アメリカ合衆国， カリフォルニア州 94086， サニーヴェール， アカラネ ス ドライヴ ナンバー10 407 (72)発明者 タカコ タケハラ アメリカ合衆国， カリフォルニア州 94541， ヘイワード， コロニー ヴ ュウ プレイス 2811 (72)発明者 グオフ ジェフ フェン アメリカ合衆国， カリフォルニア州 95127， サン ノゼ， ヴァーニス アヴェニュー 3307 (72)発明者 ダン メイダン アメリカ合衆国， カリフォルニア州 94022， ロス アルトス ヒルズ， マリエッタ レーン 12000 (56)参考文献 特開 平５−299657（ＪＰ，Ａ) 特開 昭61−51878（ＪＰ，Ａ) 特開 昭63−104479（ＪＰ，Ａ) 特開 平２−49470（ＪＰ，Ａ) 特開 平２−25074（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/205 H01L 21/318
Claims (5)
- 【請求項１】 アモルファスシリコン層及び窒化珪素層
を含む材料の層を基板上に堆積し、アモルファスシリコ
ン層と窒化珪素層との間の界面を少なくとも１つ形成す
る、堆積方法であって、 アモルファスシリコンと窒化珪素とから成る群より１つ
選択された材料を用いて、第１の堆積速度で第１の層を
堆積するステップと、 前記第１の層と同じ材料を用いて、前記第１の堆積速度
よりも低い第２の堆積速度で、第２の層を前記第１の層
に隣接するように堆積するステップと、 アモルファスシリコンと窒化珪素のうち前記第１の層及
び前記第２の層の材料ではない方の材料で形成された第
３の層を堆積して、前記少なくとも１つの界面を形成す
るステップとを備え、 前記アモルファスシリコン層の堆積と前記窒化珪素層の
堆積が同じチャンバで行われる堆積方法。 - 【請求項２】 前記第１の堆積速度が１５０ｎｍ／ｍｉ
ｎ．以上であり、前記第２の堆積速度が１００ｎｍ／ｍ
ｉｎ．以下である請求項１に記載の堆積方法。 - 【請求項３】 前記第１の層が２００ｎｍ以上の厚さに
形成され、前記第２の層が２００ｎｍ以下の厚さに形成
される請求項１に記載の堆積方法。 - 【請求項４】 アモルファスシリコン層及び窒化珪素層
を含む材料の層を基板上に堆積し、アモルファスシリコ
ン層と窒化珪素層との間の界面を少なくとも１つ形成す
る、堆積方法であって、 アモルファスシリコンと窒化珪素の一方を堆積する工程
が、 まず、アモルファスシリコンと窒化珪素とから成る群よ
り１つ選択された材料を用いて、１５０ｎｍ／ｍｉｎ．
以上の高い堆積速度で第１の層を堆積するステップと、 続いて、前記第１の層と同じ材料を用いて、１００ｎｍ
／ｍｉｎ.以下の低い堆積速度で、前記材料を所望の厚
さまで堆積するステップとの２つの段階の堆積プロセス
により、前記材料の層を堆積するステップを備え、アモ
ルファスシリコン層の堆積と窒化珪素層の堆積が同じチ
ャンバで行われる堆積方法。 - 【請求項５】 請求項１又は４に記載の堆積方法により
製造された薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/193310 | 1994-02-08 | ||
| US08/193,310 US5441768A (en) | 1994-02-08 | 1994-02-08 | Multi-step chemical vapor deposition method for thin film transistors |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09782199A Division JP3553410B2 (ja) | 1994-02-08 | 1999-04-05 | 薄膜トランジスタのための多段階ｃｖｄ法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08111531A JPH08111531A (ja) | 1996-04-30 |
| JP2938361B2 true JP2938361B2 (ja) | 1999-08-23 |
Family
ID=22713099
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020275A Expired - Lifetime JP2938361B2 (ja) | 1994-02-08 | 1995-02-08 | 薄膜トランジスタのための多段階ｃｖｄ法 |
| JP09782199A Expired - Lifetime JP3553410B2 (ja) | 1994-02-08 | 1999-04-05 | 薄膜トランジスタのための多段階ｃｖｄ法 |
| JP2003413631A Expired - Lifetime JP4018625B2 (ja) | 1994-02-08 | 2003-12-11 | 薄膜トランジスタのための多段階ｃｖｄ法 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09782199A Expired - Lifetime JP3553410B2 (ja) | 1994-02-08 | 1999-04-05 | 薄膜トランジスタのための多段階ｃｖｄ法 |
| JP2003413631A Expired - Lifetime JP4018625B2 (ja) | 1994-02-08 | 2003-12-11 | 薄膜トランジスタのための多段階ｃｖｄ法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5441768A (ja) |
| JP (3) | JP2938361B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648293A (en) * | 1993-07-22 | 1997-07-15 | Nec Corporation | Method of growing an amorphous silicon film |
| KR100267418B1 (ko) * | 1995-12-28 | 2000-10-16 | 엔도 마코토 | 플라스마처리방법및플라스마처리장치 |
| JPH1081973A (ja) * | 1996-03-18 | 1998-03-31 | Hyundai Electron Ind Co Ltd | 誘導結合形プラズマｃｖｄ装置 |
| US5800878A (en) * | 1996-10-24 | 1998-09-01 | Applied Materials, Inc. | Reducing hydrogen concentration in pecvd amorphous silicon carbide films |
| US6090686A (en) | 1997-06-18 | 2000-07-18 | Lucent Technologies, Inc. | Locos isolation process using a layered pad nitride and dry field oxidation stack and semiconductor device employing the same |
| US6024044A (en) * | 1997-10-09 | 2000-02-15 | Applied Komatsu Technology, Inc. | Dual frequency excitation of plasma for film deposition |
| US6205870B1 (en) | 1997-10-10 | 2001-03-27 | Applied Komatsu Technology, Inc. | Automated substrate processing systems and methods |
| WO1999053540A1 (en) * | 1998-04-13 | 1999-10-21 | Applied Materials, Inc. | A method of forming a silicon nitride layer on a semiconductor wafer |
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