JP2933633B2 - バッファ増幅器 - Google Patents
バッファ増幅器Info
- Publication number
- JP2933633B2 JP2933633B2 JP1060577A JP6057789A JP2933633B2 JP 2933633 B2 JP2933633 B2 JP 2933633B2 JP 1060577 A JP1060577 A JP 1060577A JP 6057789 A JP6057789 A JP 6057789A JP 2933633 B2 JP2933633 B2 JP 2933633B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- pair
- base
- transistor
- applied signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は直流結合された線形増幅器に関し、さらに詳
細には、高出力レベルかつ低零入力電流で、増加された
帯域幅を備えた増幅回路に関する。
細には、高出力レベルかつ低零入力電流で、増加された
帯域幅を備えた増幅回路に関する。
従来の増幅回路では、プッシュプル出力ステージを使
用することにより、高出力レベルの出力信号を得てい
た。良好な線形性及び高出力を保証するために、上記の
ような出力ステージは、零入力状態でバイアスされ、高
レベルの零入力電流を導通させる必要があった。この種
の増幅回路は、エネルギー損失が高く、大きな電源及び
重量のあるコンダクタを必要とし、さらに高出力のトラ
ンジスタを使用するため製造コストも嵩んだ。
用することにより、高出力レベルの出力信号を得てい
た。良好な線形性及び高出力を保証するために、上記の
ような出力ステージは、零入力状態でバイアスされ、高
レベルの零入力電流を導通させる必要があった。この種
の増幅回路は、エネルギー損失が高く、大きな電源及び
重量のあるコンダクタを必要とし、さらに高出力のトラ
ンジスタを使用するため製造コストも嵩んだ。
従って、本発明の課題は、低零入力電流で、良好な線
形性を示す高出力を得ることが可能な増幅回路を提供す
るにある。
形性を示す高出力を得ることが可能な増幅回路を提供す
るにある。
上記課題を解決するために、本発明によれば、１つの
出力を形成するように相互に接続されたエミッタを備
え、コレクタ接地配列で接続された、１対の相補伝導型
トランジスタを含む出力ステージと、前記出力ステージ
の前記各トランジスタ用の、１対の相補伝導型駆動トラ
ンジスタであって、該駆動トランジスタの各々が、コレ
クタ接地配列で接続された、１対の相補伝導型駆動トラ
ンジスタと、出力ステージにおけるトランジスタの各々
のベースを、それと関連した駆動トランジスタの対の各
々のエミッタに結合する第１の手段と、駆動トランジス
タのベースに結合され、そこに印加信号を供給するため
の第２の手段と、からなる印加信号の増幅器が提供され
る。
出力を形成するように相互に接続されたエミッタを備
え、コレクタ接地配列で接続された、１対の相補伝導型
トランジスタを含む出力ステージと、前記出力ステージ
の前記各トランジスタ用の、１対の相補伝導型駆動トラ
ンジスタであって、該駆動トランジスタの各々が、コレ
クタ接地配列で接続された、１対の相補伝導型駆動トラ
ンジスタと、出力ステージにおけるトランジスタの各々
のベースを、それと関連した駆動トランジスタの対の各
々のエミッタに結合する第１の手段と、駆動トランジス
タのベースに結合され、そこに印加信号を供給するため
の第２の手段と、からなる印加信号の増幅器が提供され
る。
すなわち、本発明に基づく電圧バッファ増幅器によれ
ば、高いソースインピーダンスの入力信号が、出力ステ
ージで１対の相補伝導型トランジスタを使用することに
より、低いソースインピーダンスの出力信号及び高出力
レベルに変換される。これらの各出力トランジスタは、
１対の相補伝導型トランジスタにより駆動され、該相補
伝導型トランジスタは、入力信号を受けるために全て連
結されている。
ば、高いソースインピーダンスの入力信号が、出力ステ
ージで１対の相補伝導型トランジスタを使用することに
より、低いソースインピーダンスの出力信号及び高出力
レベルに変換される。これらの各出力トランジスタは、
１対の相補伝導型トランジスタにより駆動され、該相補
伝導型トランジスタは、入力信号を受けるために全て連
結されている。
第１図は、本発明に基づく１つの実施例の回路図であ
る。この回路は、コレクタ接地配列で接続された、１対
の相互伝導型トランジスタ9,11を含み、またトランジス
タのエミッタは出力ノード13に接続されている。各出力
トランジスタは、それぞれ１対の相補伝導型トランジス
タ15,17及び19,21により駆動され、各対のトランジスタ
同士もコレクタ接地配列で接続されている。各対のエミ
ッタは、それぞれ抵抗23,25を介して接続されている。
入力ノード27からの入力信号は、電流源37,39を介して
順方向にバイアスされた直列ダイオード29,31,33及び35
を介して、全起動トランジスタ15,17,19及び21のベース
に入力されるもちろん、電流源37,39を高出力の電源電
圧、及びこの電源電圧と各対のダイオード29,31及び33,
35の間に接続された値の大きな抵抗により近似すること
も可能である。これらのダイオードにより、駆動トラン
ジスタ15,17,19及び21に、概ね一定の順方向電圧降下が
生じる。この電圧降下は、ベース−エミッタ間電圧降下
に類似するものである。さらに抵抗23,25により、バイ
アス制御が行われ、回路の熱的不安定が抑止され、零入
力電源電流が減じられる。
る。この回路は、コレクタ接地配列で接続された、１対
の相互伝導型トランジスタ9,11を含み、またトランジス
タのエミッタは出力ノード13に接続されている。各出力
トランジスタは、それぞれ１対の相補伝導型トランジス
タ15,17及び19,21により駆動され、各対のトランジスタ
同士もコレクタ接地配列で接続されている。各対のエミ
ッタは、それぞれ抵抗23,25を介して接続されている。
入力ノード27からの入力信号は、電流源37,39を介して
順方向にバイアスされた直列ダイオード29,31,33及び35
を介して、全起動トランジスタ15,17,19及び21のベース
に入力されるもちろん、電流源37,39を高出力の電源電
圧、及びこの電源電圧と各対のダイオード29,31及び33,
35の間に接続された値の大きな抵抗により近似すること
も可能である。これらのダイオードにより、駆動トラン
ジスタ15,17,19及び21に、概ね一定の順方向電圧降下が
生じる。この電圧降下は、ベース−エミッタ間電圧降下
に類似するものである。さらに抵抗23,25により、バイ
アス制御が行われ、回路の熱的不安定が抑止され、零入
力電源電流が減じられる。
作動時には、出力トランジスタ9,11は、極性の変化す
る供給信号の反対の位相で交互にオンオフされる。各駆
動トランジスタ15,17,19,21からの信号が、各出力トラ
ンジスタのベースに送られる。これに対し、各対の駆動
トランジスタも、極性の変化する供給信号の反対の位相
で、交互にオンオフされるが、供給される信号は、順方
向ダイオード29乃至35を介して、同様に各ベースに送ら
れる。これらの順方向ダイオードは、電流源37,39の高
い出力ソースインピーダンスのために、電源から概ね絶
縁されている。（駆動トランジスタ15,17,19及び21は、
直接に、又は各対のダイオードを介して入力ノード27に
接続されている。）このようにして、これらの駆動トラ
ンジスタのベースへの入力インピーダンスは、高いレベ
ルに維持される一方、出力トランジスタ9,11のエミッタ
からの出力ノード13の出力ソースインピーダンスは低い
レベルに抑えられる。かくして有効にバイアスされた態
様で高出力レベルの良好な帯域幅が保証され、非作動状
態での低い零入力電流が許容される。電流源37,39の電
流に関するいかなるミスマッチも、入力ノード27内の電
流に現れる。
る供給信号の反対の位相で交互にオンオフされる。各駆
動トランジスタ15,17,19,21からの信号が、各出力トラ
ンジスタのベースに送られる。これに対し、各対の駆動
トランジスタも、極性の変化する供給信号の反対の位相
で、交互にオンオフされるが、供給される信号は、順方
向ダイオード29乃至35を介して、同様に各ベースに送ら
れる。これらの順方向ダイオードは、電流源37,39の高
い出力ソースインピーダンスのために、電源から概ね絶
縁されている。（駆動トランジスタ15,17,19及び21は、
直接に、又は各対のダイオードを介して入力ノード27に
接続されている。）このようにして、これらの駆動トラ
ンジスタのベースへの入力インピーダンスは、高いレベ
ルに維持される一方、出力トランジスタ9,11のエミッタ
からの出力ノード13の出力ソースインピーダンスは低い
レベルに抑えられる。かくして有効にバイアスされた態
様で高出力レベルの良好な帯域幅が保証され、非作動状
態での低い零入力電流が許容される。電流源37,39の電
流に関するいかなるミスマッチも、入力ノード27内の電
流に現れる。
続いて第２図に関して言えば、第２図は、第１図の実
施例の変更例であり、第１図の回路中の直列されたダイ
オード31,35の代わりに、入力トランジスタ41,43が接続
されている。付加された相互伝導型のトランジスタ41,4
3は、駆動トランジスタ17,19の一方に対して、それぞれ
並列接続され、これらのベースは共通に接続され、さら
にコレクタは接地されている。かかる配置において、入
力ノード27の入力信号は、同様に相補型駆動トランジス
タ17,19に接続され、さらに付加されたトランジスタ41,
43及び順方向ダイオード29,35を介して、残りの駆動ト
ランジスタ15,21に接続され、さらにプッシュプルの対
として、各出力トランジスタのベースに接続されてい
る。この実施例は、電流源37,39からの電流のミスマッ
チに起因する入力ノード27内の電流を減じる点において
有効である。
施例の変更例であり、第１図の回路中の直列されたダイ
オード31,35の代わりに、入力トランジスタ41,43が接続
されている。付加された相互伝導型のトランジスタ41,4
3は、駆動トランジスタ17,19の一方に対して、それぞれ
並列接続され、これらのベースは共通に接続され、さら
にコレクタは接地されている。かかる配置において、入
力ノード27の入力信号は、同様に相補型駆動トランジス
タ17,19に接続され、さらに付加されたトランジスタ41,
43及び順方向ダイオード29,35を介して、残りの駆動ト
ランジスタ15,21に接続され、さらにプッシュプルの対
として、各出力トランジスタのベースに接続されてい
る。この実施例は、電流源37,39からの電流のミスマッ
チに起因する入力ノード27内の電流を減じる点において
有効である。
従って、本発明の回路構成によれば、出力トランジス
タ9,11は、各駆動トランジスタ17,19の作動により、迅
速にターンオフ可能である。なお各駆動トランジスタの
エミッタは、各出力トランジスタ9,11のベースに接続さ
れている。このようにして、蓄積された電荷に起因する
大きなベース電流が、相補伝導型の各駆動トランジスタ
のエミッタにより流され、供給信号の適切な極性で、出
力トランジスタの迅速なターンオフが保証される。
タ9,11は、各駆動トランジスタ17,19の作動により、迅
速にターンオフ可能である。なお各駆動トランジスタの
エミッタは、各出力トランジスタ9,11のベースに接続さ
れている。このようにして、蓄積された電荷に起因する
大きなベース電流が、相補伝導型の各駆動トランジスタ
のエミッタにより流され、供給信号の適切な極性で、出
力トランジスタの迅速なターンオフが保証される。
以上のように、本発明に基づく増幅回路によれば、低
零入力電流で、良好な線形性を示す高出力を得ることが
可能であり、従って、エネルギー損失を軽減可能であ
り、電源、コンダクタおよびコンデンサの面で製造コス
トの軽減を図ることが可能である。
零入力電流で、良好な線形性を示す高出力を得ることが
可能であり、従って、エネルギー損失を軽減可能であ
り、電源、コンダクタおよびコンデンサの面で製造コス
トの軽減を図ることが可能である。
第１図は、本発明に基づく実施例の回路図を示し； 第２図は、プッシュプル出力ステージを駆動させるため
に接続された、付加的な入力トランジスタを使用する、
本発明の他の実施例の回路図である。 9,11……トランジスタ 13……出力ノード 15,17,19,21……トランジスタ 23,25……抵抗 27……入力ノード 29,31,33,35……ダイオード 37,39……電流源
に接続された、付加的な入力トランジスタを使用する、
本発明の他の実施例の回路図である。 9,11……トランジスタ 13……出力ノード 15,17,19,21……トランジスタ 23,25……抵抗 27……入力ノード 29,31,33,35……ダイオード 37,39……電流源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−110955（ＪＰ，Ａ) 実開 昭51−60746（ＪＰ，Ｕ) 実開 昭57−117818（ＪＰ，Ｕ) 実開 昭57−4816（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】印加信号の増幅器回路において、 １つの出力を形成するように共通に接続されたエミッタ
を備え、コレクタ接地配列で接続された、１対の相補伝
導型トランジスタを含む出力ステージと、 前記出力ステージの前記各トランジスタ用の、１対の相
補伝導型駆動トランジスタであって、該駆動トランジス
タの各々が、コレクタ接地配列で接続された、１対の相
補伝導型駆動トランジスタと、 前記出力ステージにおけるトランジスタの各々のベース
を、それと関連した前記駆動トランジスタの対の各々の
エミッタに結合するために、前記出力ステージにおける
トランジスタ（９、11）の各々のベースと、該出力ステ
ージにおけるトランジスタの各々と同じ伝導型を有する
前記駆動トランジスタ（15、21）の各々のエミッタとの
間にそれぞれ唯一接続される一つの抵抗を含む第１の手
段と、 駆動トランジスタのベースに結合され、そこに印加信号
を供給するための第２の手段と、 からなる印加信号の増幅器。 - 【請求項２】前記第２の手段が、 バイアス源間で順方向にバイアスされるように直列接続
された複数のダイオードであって、その接合部において
印加信号を受信して、前記駆動トランジスタの対の各々
の相補トランジスタのベースに、印加信号を供給するよ
うに接続される複数のダイオードと、 前記駆動トランジスタの対の各々の他方の相補トランジ
スタのベースに、印加信号を結合する手段と、 を含むことを特徴とする、請求項１に記載の増幅器。 - 【請求項３】前記第２の手段が、 印加信号を受信して、前記駆動トランジスタの対の各々
の相補トランジスタのベースに、印加信号を供給するよ
うに接続されるベースを備え、コレクタ接地配列で接続
された、補助対の相補伝導型トランジスタと、 前記駆動トランジスタの対の各々の他方の相補トランジ
スタのベースに、印加信号を供給するために、前記駆動
トランジスタの対の各々の他方の相補トランジスタの各
々のベースに、前記補助対のトランジスタの各トランジ
スタのエミッタを結合する、順方向バイアスのダイオー
ドを含む手段と、 を含むことを特徴とする、請求項１に記載の増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/171,035 US4827223A (en) | 1988-03-21 | 1988-03-21 | Buffer amplifier |
| US171035 | 1993-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01297909A JPH01297909A (ja) | 1989-12-01 |
| JP2933633B2 true JP2933633B2 (ja) | 1999-08-16 |
Family
ID=22622227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060577A Expired - Lifetime JP2933633B2 (ja) | 1988-03-21 | 1989-03-13 | バッファ増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4827223A (ja) |
| JP (1) | JP2933633B2 (ja) |
| GB (1) | GB2217133A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935704A (en) * | 1989-03-27 | 1990-06-19 | Elantec | Low distortion linear amplifier with high-level output |
| US5003269A (en) * | 1989-05-12 | 1991-03-26 | Burr-Brown Corporation | Unity gain amplifier with high slew rate and high bandwidth |
| US5515005A (en) * | 1993-07-27 | 1996-05-07 | Murata Manufacturing Co., Ltd. | Operational amplifier |
| US5512859A (en) * | 1994-11-16 | 1996-04-30 | National Semiconductor Corporation | Amplifier stage having compensation for NPN, PNP beta mismatch and improved slew rate |
| US5510754A (en) * | 1994-11-18 | 1996-04-23 | National Semiconductor Corporation | Fast slewing amplifier using dynamic current mirrors |
| US5515007A (en) * | 1994-12-22 | 1996-05-07 | National Semiconductor Corporation | Triple buffered amplifier output stage |
| US5525931A (en) * | 1995-04-25 | 1996-06-11 | National Semiconductor Corporation | High-speed video amplifier |
| DE19834209C1 (de) * | 1998-07-29 | 2000-04-20 | Siemens Ag | Verstärkerausgangsstufe |
| US6353362B1 (en) * | 1999-11-23 | 2002-03-05 | Texas Instruments Incorporated | Resonance free complementary bipolar output stage |
| US9024507B2 (en) | 2008-07-10 | 2015-05-05 | Cornell University | Ultrasound wave generating apparatus |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3537023A (en) * | 1968-03-27 | 1970-10-27 | Bell Telephone Labor Inc | Class b transistor power amplifier |
| JPS5160746U (ja) * | 1974-11-06 | 1976-05-13 | ||
| JPS51110955A (ja) * | 1975-03-25 | 1976-09-30 | Nippon Musical Instruments Mfg | Biikyuputsushupuruanpu |
| JPS5535520A (en) * | 1978-09-04 | 1980-03-12 | Marantz Japan Inc | Output circuit of power amplifier |
| JPS57117818U (ja) * | 1981-01-14 | 1982-07-21 |
-
1988
- 1988-03-21 US US07/171,035 patent/US4827223A/en not_active Expired - Lifetime
-
1989
- 1989-03-09 GB GB8905441A patent/GB2217133A/en not_active Withdrawn
- 1989-03-13 JP JP1060577A patent/JP2933633B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4827223A (en) | 1989-05-02 |
| JPH01297909A (ja) | 1989-12-01 |
| GB8905441D0 (en) | 1989-04-19 |
| GB2217133A (en) | 1989-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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