JP2933463B2 - セラミック多層配線基板及びその製造方法 - Google Patents
セラミック多層配線基板及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
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- H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Conductive Materials (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ素子を実装する
導体ペーストを用いたセラミック多層配線基板、及びそ
の製造方法に関する。
導体ペーストを用いたセラミック多層配線基板、及びそ
の製造方法に関する。
【０００２】
【従来の技術】多層セラミック配線基板は、主に以下の
２通りの方法で製造される。つまり、第一はセラミック
をシート上に成形し、これに配線パターンを形成した後
に、多層化して焼成する方法、第二はベースとなる焼成
したセラミック基板上に導体と絶縁体を交互に印刷し、
焼成する方法である。いずれの製法においても、各層の
信号線を接続するための導通孔であるビアホールを形成
する必要がある。
２通りの方法で製造される。つまり、第一はセラミック
をシート上に成形し、これに配線パターンを形成した後
に、多層化して焼成する方法、第二はベースとなる焼成
したセラミック基板上に導体と絶縁体を交互に印刷し、
焼成する方法である。いずれの製法においても、各層の
信号線を接続するための導通孔であるビアホールを形成
する必要がある。
【０００３】ビアホール用導体は一般にシートあるいは
絶縁層に形成されたスルーホールに金属ペーストを埋め
込み、焼成することで得られる。このペーストには、金
属粉や有機ビヒクル（バインダー、溶剤等）以下に、ガ
ラス粉末等の無機組成物が添加されていることが多く、
セラミック絶縁層との収縮整合や密着性向上が図られて
いる。即ち、金属粉とセラミック粉の熱収縮挙動は一般
に異なるため、金属粉の焼結を促進あるいは遅延させる
ことで、できるだけ一致させると共に、焼成時に基板と
ビアホール導体間の界面に固化して、その密着性を強化
する働きを無機組成物に持たせている。
絶縁層に形成されたスルーホールに金属ペーストを埋め
込み、焼成することで得られる。このペーストには、金
属粉や有機ビヒクル（バインダー、溶剤等）以下に、ガ
ラス粉末等の無機組成物が添加されていることが多く、
セラミック絶縁層との収縮整合や密着性向上が図られて
いる。即ち、金属粉とセラミック粉の熱収縮挙動は一般
に異なるため、金属粉の焼結を促進あるいは遅延させる
ことで、できるだけ一致させると共に、焼成時に基板と
ビアホール導体間の界面に固化して、その密着性を強化
する働きを無機組成物に持たせている。
【０００４】
【発明が解決しようとする課題】しかし、前記のような
ビアホール導体と基板の収縮整合を図り、なおかつ密着
性がよい基板であっても、焼成あるいは熱処理を行う
と、ビアホールとそれを囲むセラミック絶縁層との境界
にクラックが発生し（図２）、信頼性を損なうケースが
しばしば見られる。このクラックは、焼成により、高温
でビアホール導体とセラミック絶縁層が結合すると、室
温時までの冷却時に材料間の熱膨張係数や弾性定数のミ
スマッチ等により発生する残留ストレスが引っ張り応力
として基板に直接かかり、強度的にもたないために発生
する。一般に、金属とセラミックには熱膨張係数に差が
あり、その差が大きいほど、クラックは発生しやすい。
よって、熱膨張係数差をいかに縮めるかが非常に重要で
ある。熱膨張係数制御は、添加物によって行われるが、
逆に他の特性への影響が大きい。例えば、銀に熱膨張係
数が３．５ｐｐｍ／℃の無機組成物を１０重量％添加し
ても、熱膨張係数は１９ｐｐｍ／℃から１５ｐｐｍ／℃
までしか低減できないが、導体抵抗は２μΩ・ｃｍから
４μΩ・ｃｍにまで増加してしまう。更に、熱膨張係数
差を縮めるにはかなり抵抗値を犠牲にしなければならな
い。
ビアホール導体と基板の収縮整合を図り、なおかつ密着
性がよい基板であっても、焼成あるいは熱処理を行う
と、ビアホールとそれを囲むセラミック絶縁層との境界
にクラックが発生し（図２）、信頼性を損なうケースが
しばしば見られる。このクラックは、焼成により、高温
でビアホール導体とセラミック絶縁層が結合すると、室
温時までの冷却時に材料間の熱膨張係数や弾性定数のミ
スマッチ等により発生する残留ストレスが引っ張り応力
として基板に直接かかり、強度的にもたないために発生
する。一般に、金属とセラミックには熱膨張係数に差が
あり、その差が大きいほど、クラックは発生しやすい。
よって、熱膨張係数差をいかに縮めるかが非常に重要で
ある。熱膨張係数制御は、添加物によって行われるが、
逆に他の特性への影響が大きい。例えば、銀に熱膨張係
数が３．５ｐｐｍ／℃の無機組成物を１０重量％添加し
ても、熱膨張係数は１９ｐｐｍ／℃から１５ｐｐｍ／℃
までしか低減できないが、導体抵抗は２μΩ・ｃｍから
４μΩ・ｃｍにまで増加してしまう。更に、熱膨張係数
差を縮めるにはかなり抵抗値を犠牲にしなければならな
い。
【０００５】以上述べたマイクロクラックの発生の問題
はビアホール形成時のみならず導体とセラミックを積層
する時にも当然起こる問題であり、この問題を解決する
ために、空孔を有する銅基合金部材とセラミックとを接
合することでマイクロクラックの発生を防止する方法が
考案されている（特開昭６３−１７９７３４号公報）。
これは、１０体積％以下の空孔率を有する銅基焼結合金
部材を粉末治金法にて作成し、セラミック基板と接合す
ることにより応力緩和効果を空孔に持たすものである。
しかし、基板の小型化にともないビアホールも微細化
し、この技術をビアホール形成に利用することは極めて
困難であった。ビアホールの導体層に空洞を形成する方
法も開示されていたが（特開昭６１−２３３９３号公
報）、これはクラックの発生は制御されるものの抵抗値
が増大し、実用には値しないものであった。
はビアホール形成時のみならず導体とセラミックを積層
する時にも当然起こる問題であり、この問題を解決する
ために、空孔を有する銅基合金部材とセラミックとを接
合することでマイクロクラックの発生を防止する方法が
考案されている（特開昭６３−１７９７３４号公報）。
これは、１０体積％以下の空孔率を有する銅基焼結合金
部材を粉末治金法にて作成し、セラミック基板と接合す
ることにより応力緩和効果を空孔に持たすものである。
しかし、基板の小型化にともないビアホールも微細化
し、この技術をビアホール形成に利用することは極めて
困難であった。ビアホールの導体層に空洞を形成する方
法も開示されていたが（特開昭６１−２３３９３号公
報）、これはクラックの発生は制御されるものの抵抗値
が増大し、実用には値しないものであった。
【０００６】本発明の目的は、前記問題を鑑み、特にビ
アホール周辺に発生するクラックを防止することを目的
とした導体ペーストを用いたセラミック多層配線基板、
及びその製造方法を提供することにある。
アホール周辺に発生するクラックを防止することを目的
とした導体ペーストを用いたセラミック多層配線基板、
及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、金属粒子と、
有機ビヒクルと、ペースト全量の１０ｖｏｌ％以上３０
ｖｏｌ％以下でかつ固体樹脂より成る空孔形成材より成
ることを特徴とするセラミック配線基板用導体ペースト
を用いたセラミック多層配線基板の製造方法であり、ま
たビアホール中に、互いに独立しかつ外部とのつながり
のない空孔を有することを特徴とするセラミック多層配
線基板である。
有機ビヒクルと、ペースト全量の１０ｖｏｌ％以上３０
ｖｏｌ％以下でかつ固体樹脂より成る空孔形成材より成
ることを特徴とするセラミック配線基板用導体ペースト
を用いたセラミック多層配線基板の製造方法であり、ま
たビアホール中に、互いに独立しかつ外部とのつながり
のない空孔を有することを特徴とするセラミック多層配
線基板である。
【０００８】本発明は発生する残留引っ張り応力を低減
することよりも応力を緩和することに重点をおいてなさ
れたものであり、導体金属を塑性変形させるために、導
体金属内に均一な空孔を形成可能にしたものである。
することよりも応力を緩和することに重点をおいてなさ
れたものであり、導体金属を塑性変形させるために、導
体金属内に均一な空孔を形成可能にしたものである。
【０００９】空孔形成材としては、ポリスチレン、ポリ
メチルメタクリレート、ポリエチレン等が用いられる。
又、その量がペースト全体の３０ｖｏｌ％を超えると、
空孔の連結が起こり信頼性が急激に低下すると共に抵抗
値も大幅に増大してしまうため、添加量は３０ｖｏｌ％
以下に限定した。
メチルメタクリレート、ポリエチレン等が用いられる。
又、その量がペースト全体の３０ｖｏｌ％を超えると、
空孔の連結が起こり信頼性が急激に低下すると共に抵抗
値も大幅に増大してしまうため、添加量は３０ｖｏｌ％
以下に限定した。
【００１０】
【実施例】以下に、本発明の実施例によって詳細に説明
する。ただし、本発明はその要旨を超えない限りは以下
の実施例に限定されるものではない。
する。ただし、本発明はその要旨を超えない限りは以下
の実施例に限定されるものではない。
【００１１】ビアホール用導体金属として銀を、空孔形
成材としてポリスチレン（粒径１〜４０μｍ）、金属粒
子として銀を適用した場合について述べる。
成材としてポリスチレン（粒径１〜４０μｍ）、金属粒
子として銀を適用した場合について述べる。
【００１２】銀と有機ビヒクルとの比率を８４／１６
（重量％）程度となるように混合し、更に銀粒子に対し
て、表１に示したように０〜６０体積％の空孔形成材を
添加した。このとき導電ペーストの粘度は適度なビアフ
ィル量が達成できるように、１００〜５００ｋｃｐ程度
に調整される。
（重量％）程度となるように混合し、更に銀粒子に対し
て、表１に示したように０〜６０体積％の空孔形成材を
添加した。このとき導電ペーストの粘度は適度なビアフ
ィル量が達成できるように、１００〜５００ｋｃｐ程度
に調整される。
【００１３】次にこの導体ペーストを、グリーンシート
中のスルーホール内に充填して積層し、焼成を行った。
図１（ａ）にビアホールの断面図、図１（ｂ）に、ビア
ホールを上方からみた図を示す。ペーストの応力緩和性
が明かとなるように、絶縁材料には強度が１００ＭＰａ
程度と低い石英ガラスとホウ系酸ガラスの混合物を使用
した。
中のスルーホール内に充填して積層し、焼成を行った。
図１（ａ）にビアホールの断面図、図１（ｂ）に、ビア
ホールを上方からみた図を示す。ペーストの応力緩和性
が明かとなるように、絶縁材料には強度が１００ＭＰａ
程度と低い石英ガラスとホウ系酸ガラスの混合物を使用
した。
【００１４】焼成後、導体の抵抗値（比抵抗に換
算）、クラック発生頻度、導体とセラミック間の隙
間発生度、導体焼結性（液体の染み込み具合）の４点
で評価を行った。については、短冊状のパターンを印
刷・焼成し、抵抗値、線幅、厚みから求めた。、に
ついては、光学顕微鏡やＳＥＭ観察により判定した。
については、赤インク中に基板を浸した後に、断面を観
察しインクの染み込み状態から判定した。〜は、そ
れぞれのサンプルの５０点を測定点として行った。結果
を、表１に示す。
算）、クラック発生頻度、導体とセラミック間の隙
間発生度、導体焼結性（液体の染み込み具合）の４点
で評価を行った。については、短冊状のパターンを印
刷・焼成し、抵抗値、線幅、厚みから求めた。、に
ついては、光学顕微鏡やＳＥＭ観察により判定した。
については、赤インク中に基板を浸した後に、断面を観
察しインクの染み込み状態から判定した。〜は、そ
れぞれのサンプルの５０点を測定点として行った。結果
を、表１に示す。
【００１５】ポリスチレンを添加しない通常のペースト
では、比抵抗が１．８μΩ・ｃｍと極めて低く、隙間や
染み込みは全く発生しないが、クラックが全てのスルー
ホール回りに発生してしまう。ところが、１０ｖｏｌ％
のポリスチレンをペースト内に添加すると、クラックは
２５％の発生頻度まで抑制できる。更に、２０ｖｏｌ％
を越えると、全く発生しなくなる。このようにスルーホ
ール用導体金属内に空孔を形成すると、クラックは完全
に抑制できる。一方、抵抗値の極端な上昇や信頼性の低
下が懸念されるが、添加量が３０ｖｏｌ％までであれ
ば、全く問題ない。これは各空孔が互いに独立して存在
し、外部とつながっていないためと考えられる。しかし
４０ｖｏｌ％を越えると、空孔同士がつながってしま
い、極端に特性が劣化する。以上のことから、ポリスチ
レン微粒子を空孔形成材として用いた場合、３０ｖｏｌ
％以下の添加量で信頼性や低抵抗を維持しながらクラッ
クを制御する効果が認められた。
では、比抵抗が１．８μΩ・ｃｍと極めて低く、隙間や
染み込みは全く発生しないが、クラックが全てのスルー
ホール回りに発生してしまう。ところが、１０ｖｏｌ％
のポリスチレンをペースト内に添加すると、クラックは
２５％の発生頻度まで抑制できる。更に、２０ｖｏｌ％
を越えると、全く発生しなくなる。このようにスルーホ
ール用導体金属内に空孔を形成すると、クラックは完全
に抑制できる。一方、抵抗値の極端な上昇や信頼性の低
下が懸念されるが、添加量が３０ｖｏｌ％までであれ
ば、全く問題ない。これは各空孔が互いに独立して存在
し、外部とつながっていないためと考えられる。しかし
４０ｖｏｌ％を越えると、空孔同士がつながってしま
い、極端に特性が劣化する。以上のことから、ポリスチ
レン微粒子を空孔形成材として用いた場合、３０ｖｏｌ
％以下の添加量で信頼性や低抵抗を維持しながらクラッ
クを制御する効果が認められた。
【００１６】
【表１】
【００１７】以上、空孔形成材としてポリスチレンを用
いた場合のみ示したが、他の空孔形成材でも同様な結果
が得られることは言うまでもなく、又、ビアホールの形
成のみならず積層用導体としても用いることが可能であ
る。
いた場合のみ示したが、他の空孔形成材でも同様な結果
が得られることは言うまでもなく、又、ビアホールの形
成のみならず積層用導体としても用いることが可能であ
る。
【００１８】
【発明の効果】以上説明したように、本発明のセラミッ
ク配線基板の製造方法により、比抵抗や高信頼性を維持
しながら、焼成・熱処理後に金属・絶縁体の界面にマイ
クロクラックの発生を防止することが可能となる。
ク配線基板の製造方法により、比抵抗や高信頼性を維持
しながら、焼成・熱処理後に金属・絶縁体の界面にマイ
クロクラックの発生を防止することが可能となる。
【図１】本発明のセラミック配線基板におけるビアホー
ルの図である。
ルの図である。
【図２】従来の導体ペーストを用いた場合のビアホール
の図である。
の図である。
１ セラミック ２ 導体金属 ３ 空孔 ４ マイクロクラック
フロントページの続き (56)参考文献 特開 平４−225297（ＪＰ，Ａ) 特開 平３−138806（ＪＰ，Ａ) 特開 平２−25094（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複数のセラミック配線基板がビアホールを
介して積層されているセラミック多層配線基板におい
て、前記ビアホール中に、互いに独立しかつ外部とのつ
ながりのない空孔を有することを特徴とするセラミック
多層配線基板。 - 【請求項２】セラミック配線基板に設けられたビアホー
ル内に、金属粒子と、有機ビヒクルと、ペースト全量の
１０ｖｏｌ％以上３０ｖｏｌ％以下でかつ固体樹脂より
成る空孔形成材より成るセラミック配線基板用導体ペー
ストを充填し、これを複数積層した後、前記空孔形成材
を消失できる温度で熱処理を行い、前記ビアホール中に
互いに独立しかつ外部とのつながりのない空孔を形成す
ることを特徴とするセラミック多層配線基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125632A JP2933463B2 (ja) | 1993-05-27 | 1993-05-27 | セラミック多層配線基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125632A JP2933463B2 (ja) | 1993-05-27 | 1993-05-27 | セラミック多層配線基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338214A JPH06338214A (ja) | 1994-12-06 |
| JP2933463B2 true JP2933463B2 (ja) | 1999-08-16 |
Family
ID=14914852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5125632A Expired - Lifetime JP2933463B2 (ja) | 1993-05-27 | 1993-05-27 | セラミック多層配線基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933463B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007139995A (ja) * | 2005-11-17 | 2007-06-07 | Hitachi Displays Ltd | 表示装置およびその製造方法 |
| JP5848901B2 (ja) * | 2010-08-26 | 2016-01-27 | 京セラ株式会社 | 配線基板 |
| US8884499B2 (en) | 2011-08-08 | 2014-11-11 | Panasonic Corporation | Piezoelectric element |
| US9689748B2 (en) | 2011-08-08 | 2017-06-27 | Panasonic Corporation | Infrared detection element |
| JP6336829B2 (ja) * | 2014-06-19 | 2018-06-06 | 京セラ株式会社 | 配線基板、パッケージおよび電子機器 |
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-
1993
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