JP2915625B2 - データ出力回路 - Google Patents
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Description
【０００１】
【産業上の利用分野】本発明は、高速サイクルで動作す
る多ビット出力の半導体メモリ等の集積回路（ＩＣ）内
に設けられ、貫通電流や電源ノイズを低減するデータ出
力回路に関するものである。
る多ビット出力の半導体メモリ等の集積回路（ＩＣ）内
に設けられ、貫通電流や電源ノイズを低減するデータ出
力回路に関するものである。
【０００２】
【従来の技術】従来、この種のデータ出力回路として
は、例えば図２のようなものがあった。以下、その構成
を説明する。図２は、従来のデータ出力回路の一構成例
を示す回路図である。このデータ出力回路は、例えば高
速サイクルで動作する多ビット出力の半導体メモリに設
けられているもので、ラッチ回路１０を有している。ラ
ッチ回路１０は、出力イネーブル信号ＯＥにより活性化
され、相補的なデータＤａ，Ｄｂの“Ｈ”，“Ｌ”の論
理状態を一時保持する回路であり、たすきがけ接続され
た２個のＮＡＮＤゲート１１，１２より構成されてい
る。ラッチ回路１０の二つの出力端子には、出力バッフ
ァ用のインバータ２１，２２を介して第１，第２の出力
トランジスタ３１，３２のゲートにそれぞれ接続されて
いる。第１，第２の出力トランジスタ３１，３２は、例
ばＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳという）
でそれぞれ構成され、それらが電源電位ＶＣＣと接地電
位ＶＳＳとの間に直列接続されている。第１，第２の出
力トランジスタ３１，３２間には、データ出力用の出力
ノードＤｏｕｔが接続されている。
は、例えば図２のようなものがあった。以下、その構成
を説明する。図２は、従来のデータ出力回路の一構成例
を示す回路図である。このデータ出力回路は、例えば高
速サイクルで動作する多ビット出力の半導体メモリに設
けられているもので、ラッチ回路１０を有している。ラ
ッチ回路１０は、出力イネーブル信号ＯＥにより活性化
され、相補的なデータＤａ，Ｄｂの“Ｈ”，“Ｌ”の論
理状態を一時保持する回路であり、たすきがけ接続され
た２個のＮＡＮＤゲート１１，１２より構成されてい
る。ラッチ回路１０の二つの出力端子には、出力バッフ
ァ用のインバータ２１，２２を介して第１，第２の出力
トランジスタ３１，３２のゲートにそれぞれ接続されて
いる。第１，第２の出力トランジスタ３１，３２は、例
ばＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳという）
でそれぞれ構成され、それらが電源電位ＶＣＣと接地電
位ＶＳＳとの間に直列接続されている。第１，第２の出
力トランジスタ３１，３２間には、データ出力用の出力
ノードＤｏｕｔが接続されている。
【０００３】この種のデータ出力回路では、出力すべき
データＤａ，Ｄｂがラッチ回路１０でラッチされ、その
ラッチ出力がインバータ２１，２２で反転されて第１，
第２の出力トランジスタ３１，３２のゲートへそれぞれ
供給される。第１，第２の出力トランジスタ３１，３２
は、インバータ出力に基づきオン，オフ動作する。例え
ば、インバータ２１の出力が“Ｈ”で、インバータ２２
の出力が“Ｌ”の場合、第１の出力トランジスタ３１が
オン状態となり、電源電位ＶＣＣから出力ノードＤｏｕ
ｔへ電荷が流れ、“Ｈ”のデータが出力される。インバ
ータ２２の出力が“Ｈ”の場合、第２の出力トランジス
タ３２がオンし、出力ノードＤｏｕｔから接地電位ＶＳ
Ｓへ電荷が流れ、“Ｌ”のデータが出力される。このデ
ータ出力回路では、出力ノードＤｏｕｔから“Ｈ”また
は“Ｌ”いずれかのデータを出力した場合、該出力ノー
ドＤｏｕｔに流れる電流は、直接、電源電位ＶＣＣ及び
接地電位ＶＳＳから供給されている。
データＤａ，Ｄｂがラッチ回路１０でラッチされ、その
ラッチ出力がインバータ２１，２２で反転されて第１，
第２の出力トランジスタ３１，３２のゲートへそれぞれ
供給される。第１，第２の出力トランジスタ３１，３２
は、インバータ出力に基づきオン，オフ動作する。例え
ば、インバータ２１の出力が“Ｈ”で、インバータ２２
の出力が“Ｌ”の場合、第１の出力トランジスタ３１が
オン状態となり、電源電位ＶＣＣから出力ノードＤｏｕ
ｔへ電荷が流れ、“Ｈ”のデータが出力される。インバ
ータ２２の出力が“Ｈ”の場合、第２の出力トランジス
タ３２がオンし、出力ノードＤｏｕｔから接地電位ＶＳ
Ｓへ電荷が流れ、“Ｌ”のデータが出力される。このデ
ータ出力回路では、出力ノードＤｏｕｔから“Ｈ”また
は“Ｌ”いずれかのデータを出力した場合、該出力ノー
ドＤｏｕｔに流れる電流は、直接、電源電位ＶＣＣ及び
接地電位ＶＳＳから供給されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の回路では、次のような課題があった。従来のデータ
出力回路では、例えば第１，第２の出力トランジスタ３
１，３２のオン，オフタイミングがずれると、該第１及
び第２の出力トランジスタ３１，３２が瞬間的に双方オ
ン状態となり、電源電位ＶＣＣから接地電位ＶＳＳへ貫
通電流が流れる。このような貫通電流が流れると、電源
電位ＶＣＣ及び接地電位ＶＳＳ側でノイズが発生する。
特に、ＩＣ内に図２のような回路が多数設けられた多ビ
ット出力構成になると、電源電位ＶＣＣ及び接地電位Ｖ
ＳＳで発生するノイズが膨大な量になる。このような大
きなノイズが発生すると、ＩＣの内部動作や、該ＩＣが
搭載されている装置等が、誤動作を起こしやすくなり、
アクセスタイムも長くなるという問題があり、それらを
簡単に解決することが困難であった。本発明は、前記従
来技術が持っていた課題として、データ出力時に貫通電
流及び電源ノイズが発生する点について解決したデータ
出力回路を提供するものである。
成の回路では、次のような課題があった。従来のデータ
出力回路では、例えば第１，第２の出力トランジスタ３
１，３２のオン，オフタイミングがずれると、該第１及
び第２の出力トランジスタ３１，３２が瞬間的に双方オ
ン状態となり、電源電位ＶＣＣから接地電位ＶＳＳへ貫
通電流が流れる。このような貫通電流が流れると、電源
電位ＶＣＣ及び接地電位ＶＳＳ側でノイズが発生する。
特に、ＩＣ内に図２のような回路が多数設けられた多ビ
ット出力構成になると、電源電位ＶＣＣ及び接地電位Ｖ
ＳＳで発生するノイズが膨大な量になる。このような大
きなノイズが発生すると、ＩＣの内部動作や、該ＩＣが
搭載されている装置等が、誤動作を起こしやすくなり、
アクセスタイムも長くなるという問題があり、それらを
簡単に解決することが困難であった。本発明は、前記従
来技術が持っていた課題として、データ出力時に貫通電
流及び電源ノイズが発生する点について解決したデータ
出力回路を提供するものである。
【０００５】
【課題を解決するための手段】本発明は、前記課題を解
決するために、出力イネーブル信号により活性化され、
ドレインが出力ノードに接続された第１及び第２の出力
トランジスタのゲートに相補的信号が与えられるデータ
出力回路において、前記第１の出力トランジスタのソー
スは第１のキャパシタを介して接地電位に接続されると
共に第３のトランジスタを介して電源電位に接続され、
前記第２の出力トランジスタのソースは第２のキャパシ
タを介して電源電位に接続されると共に第４のトランジ
スタを介して接地電位に接続され、前記第３及び第４の
トランジスタには前記出力イネーブル信号に基づいて生
成され、前記第１または第２の出力トランジスタがオン
状態となるのと同時期に所定の短い期間のみ前記第３及
び第４のトランジスタをオフ状態とする制御信号が与え
られるようになっている。
決するために、出力イネーブル信号により活性化され、
ドレインが出力ノードに接続された第１及び第２の出力
トランジスタのゲートに相補的信号が与えられるデータ
出力回路において、前記第１の出力トランジスタのソー
スは第１のキャパシタを介して接地電位に接続されると
共に第３のトランジスタを介して電源電位に接続され、
前記第２の出力トランジスタのソースは第２のキャパシ
タを介して電源電位に接続されると共に第４のトランジ
スタを介して接地電位に接続され、前記第３及び第４の
トランジスタには前記出力イネーブル信号に基づいて生
成され、前記第１または第２の出力トランジスタがオン
状態となるのと同時期に所定の短い期間のみ前記第３及
び第４のトランジスタをオフ状態とする制御信号が与え
られるようになっている。
【０００６】
【作用】本発明によれば、以上のようにデータ出力回路
を構成したので、出力イネーブル信号によってデータ出
力回路が活性化されると共に、その出力イネーブル信号
が活性化状態になった後、所定の短い期間のみ、制御信
号によって第３及び第４のトランジスタがオフ状態にな
る。第３のトランジスタがオフ状態になると、このオン
状態の時に電源電位から該第３のトランジスタを介して
第１のキャパシタに蓄積された電荷が、オン状態の第１
の出力トランジスタを介して出力ノードへ供給される。
その後、第３のトランジスタがオン状態になると、電源
電位から該第３のトランジスタを介して第１のキャパシ
タに電荷が蓄積されると共に、該第３のトランジスタ及
び第１の出力トランジスタを介して電源電位が出力ノー
ドへ 供給される。 また、第４のトランジスタがオフ状態
になると、出力ノードの電荷がオン状態の第２の出力ト
ランジスタを介して第２のキャパシタへ蓄積される。そ
の後、第４のトランジスタがオン状態になると共に第２
の出力トランジスタがオフ状態になると、第２のキャパ
シタに蓄積された電荷が第４のトランジスタを介して接
地電位へ放電される。
を構成したので、出力イネーブル信号によってデータ出
力回路が活性化されると共に、その出力イネーブル信号
が活性化状態になった後、所定の短い期間のみ、制御信
号によって第３及び第４のトランジスタがオフ状態にな
る。第３のトランジスタがオフ状態になると、このオン
状態の時に電源電位から該第３のトランジスタを介して
第１のキャパシタに蓄積された電荷が、オン状態の第１
の出力トランジスタを介して出力ノードへ供給される。
その後、第３のトランジスタがオン状態になると、電源
電位から該第３のトランジスタを介して第１のキャパシ
タに電荷が蓄積されると共に、該第３のトランジスタ及
び第１の出力トランジスタを介して電源電位が出力ノー
ドへ 供給される。 また、第４のトランジスタがオフ状態
になると、出力ノードの電荷がオン状態の第２の出力ト
ランジスタを介して第２のキャパシタへ蓄積される。そ
の後、第４のトランジスタがオン状態になると共に第２
の出力トランジスタがオフ状態になると、第２のキャパ
シタに蓄積された電荷が第４のトランジスタを介して接
地電位へ放電される。
【０００７】
【実施例】図１は、本発明の一実施例を示すデータ出力
回路の回路図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。このデータ出力回路
は、従来と同様に、例えば高速サイクルて動作する多ビ
ット出力の半導体メモリ内に設けられるもので、出力す
べき相補的なデータＤａ，Ｄｂをラッチするラッチ回路
１０と、該ラッチ出力を駆動するインバータ２１，２２
と、該インバータ出力によってオン，オフ動作する直列
接続の第１，第２の出力トランジスタ３１，３２とを備
えている。本実施例の特徴は、これらの回路に、制御信
号である切換信号ＤＫｂによりオン，オフ動作する第３
のトランジスタ、例えばＰチャネル型ＭＯＳＦＥＴ（以
下、ＰＭＯＳという）４１と、制御信号である切換信号
ＤＫａによりオン，オフ動作する第４のトランジスタ、
例えばＮＭＯＳ４２と、ＭＯＳＦＥＴ等で形成される第
１，第２のキャパシタ５１，５２とを、付加している。
回路の回路図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。このデータ出力回路
は、従来と同様に、例えば高速サイクルて動作する多ビ
ット出力の半導体メモリ内に設けられるもので、出力す
べき相補的なデータＤａ，Ｄｂをラッチするラッチ回路
１０と、該ラッチ出力を駆動するインバータ２１，２２
と、該インバータ出力によってオン，オフ動作する直列
接続の第１，第２の出力トランジスタ３１，３２とを備
えている。本実施例の特徴は、これらの回路に、制御信
号である切換信号ＤＫｂによりオン，オフ動作する第３
のトランジスタ、例えばＰチャネル型ＭＯＳＦＥＴ（以
下、ＰＭＯＳという）４１と、制御信号である切換信号
ＤＫａによりオン，オフ動作する第４のトランジスタ、
例えばＮＭＯＳ４２と、ＭＯＳＦＥＴ等で形成される第
１，第２のキャパシタ５１，５２とを、付加している。
【０００８】ＰＭＯＳ４１は、第１の出力トランジスタ
３１と電源電位ＶＣＣとの間に接続され、さらにその第
１の出力トランジスタ３１と接地電位ＶＳＳとの間に第
１のキャパシタ５１が接続されている。ＮＭＯＳ４２
は、第２の出力トランジスタ３２と接地電位ＶＳＳとの
間に接続され、さらにその第２の出力トランジスタ３２
と電源電位ＶＣＣとの間に第２のキャパシタ５２が接続
されている。ＰＭＯＳ４１及びＮＭＯＳ４２をオン，オ
フ制御するスイッチ制御回路６０は、出力イネーブル信
号ＯＥを所定時間遅延させる遅延回路６１を有してい
る。遅延回路６１は、例えば直列接続された複数段のイ
ンバータ６１ａ，６１ｂ，６１ｃで構成されている。こ
の遅延回路６１では、各インバータ６１ａ，６１ｂ，６
１ｃの出力側に、寄生容量Ｃがそれぞれ結合している。
遅延回路６１の出力側には、該遅延回路出力と信号ＯＥ
との否定論理積をとるＮＡＮＤゲート６２が接続されて
いる。ＮＡＮＤゲート６２の出力側には、信号反転用の
インバータ６３，６４が接続され、該インバータ６４か
ら切換信号ＤＫａが、該インバータ６３から切換信号Ｄ
Ｋｂがそれぞれ出力されるようになっている。この切換
信号ＤＫａ，ＤＫｂは、相補的なパルスである。
３１と電源電位ＶＣＣとの間に接続され、さらにその第
１の出力トランジスタ３１と接地電位ＶＳＳとの間に第
１のキャパシタ５１が接続されている。ＮＭＯＳ４２
は、第２の出力トランジスタ３２と接地電位ＶＳＳとの
間に接続され、さらにその第２の出力トランジスタ３２
と電源電位ＶＣＣとの間に第２のキャパシタ５２が接続
されている。ＰＭＯＳ４１及びＮＭＯＳ４２をオン，オ
フ制御するスイッチ制御回路６０は、出力イネーブル信
号ＯＥを所定時間遅延させる遅延回路６１を有してい
る。遅延回路６１は、例えば直列接続された複数段のイ
ンバータ６１ａ，６１ｂ，６１ｃで構成されている。こ
の遅延回路６１では、各インバータ６１ａ，６１ｂ，６
１ｃの出力側に、寄生容量Ｃがそれぞれ結合している。
遅延回路６１の出力側には、該遅延回路出力と信号ＯＥ
との否定論理積をとるＮＡＮＤゲート６２が接続されて
いる。ＮＡＮＤゲート６２の出力側には、信号反転用の
インバータ６３，６４が接続され、該インバータ６４か
ら切換信号ＤＫａが、該インバータ６３から切換信号Ｄ
Ｋｂがそれぞれ出力されるようになっている。この切換
信号ＤＫａ，ＤＫｂは、相補的なパルスである。
【０００９】次に、図３及び図４を参照しつつ、動作を
説明する。なお、図３は図１の波形図、及び図４はその
図３中の時刻ｔ１，ｔ２付近の拡大波形図である。図３
中のＨｉｚは、出力ノードＤｏｕｔのハイインピーダン
ス状態を示す。図４中の期間Ｔ１は切換信号ＤＫａ，Ｄ
Ｋｂのタイミングで第１，第２のキャパシタ５１，５２
に電荷を充電している期間、Ｔ２は切換信号ＤＫａ，Ｄ
Ｋｂのタイミングで充電された第１，第２のキャパシタ
５１，５２から放電を行う期間、Ｔ３は切換信号ＤＫ
ａ，ＤＫｂのタイミングで直接、電源電位ＶＣＣ、接地
電位ＶＳＳからの電荷を流す期間である。出力ノードＤ
ｏｕｔに、“Ｈ”のデ―タを出力する場合、切換信号Ｄ
Ｋｂを“Ｌ”にしてＰＭＯＳ４１をオン状態にし、電源
電位ＶＣＣの電荷を第１のキャパシタ５１に蓄積してお
く。そして、出力イネーブル信号ＯＥのタイミングで、
ラッチ回路１０のインバータ２１側の出力端子を“Ｌ”
にし、その“Ｌ”がインバータ２１で反転されて第１の
出力トランジスタ３１がオンする。これと同時に、時刻
ｔ１で切換信号ＤＫｂを“Ｈ”にし、ＰＭＯＳ４１をオ
フ状態にする。すると、第１の出力トランジスタ３１に
対して電源電位ＶＣＣの印加が遮断され、第１のキャパ
シタ５１に蓄積された電荷が、該第１の出力トランジス
タ３１を介して出力ノードＤｏｕｔへ出力される。これ
により、出力ノードＤｏｕｔへ“Ｈ”のデータが出力さ
れることになる。その後、時刻ｔ２において、切換信号
ＤＫｂを“Ｌ”にし、ＰＭＯＳ４１を再びオン状態にす
れば、該ＰＭＯＳ４１及び第１の出力トランジスタ３１
を介して電源電位ＶＣＣが出力ノードＤｏｕｔへ供給さ
れる。これにより、電源電位ＶＣＣ側の電源ノイズを低
減できる。
説明する。なお、図３は図１の波形図、及び図４はその
図３中の時刻ｔ１，ｔ２付近の拡大波形図である。図３
中のＨｉｚは、出力ノードＤｏｕｔのハイインピーダン
ス状態を示す。図４中の期間Ｔ１は切換信号ＤＫａ，Ｄ
Ｋｂのタイミングで第１，第２のキャパシタ５１，５２
に電荷を充電している期間、Ｔ２は切換信号ＤＫａ，Ｄ
Ｋｂのタイミングで充電された第１，第２のキャパシタ
５１，５２から放電を行う期間、Ｔ３は切換信号ＤＫ
ａ，ＤＫｂのタイミングで直接、電源電位ＶＣＣ、接地
電位ＶＳＳからの電荷を流す期間である。出力ノードＤ
ｏｕｔに、“Ｈ”のデ―タを出力する場合、切換信号Ｄ
Ｋｂを“Ｌ”にしてＰＭＯＳ４１をオン状態にし、電源
電位ＶＣＣの電荷を第１のキャパシタ５１に蓄積してお
く。そして、出力イネーブル信号ＯＥのタイミングで、
ラッチ回路１０のインバータ２１側の出力端子を“Ｌ”
にし、その“Ｌ”がインバータ２１で反転されて第１の
出力トランジスタ３１がオンする。これと同時に、時刻
ｔ１で切換信号ＤＫｂを“Ｈ”にし、ＰＭＯＳ４１をオ
フ状態にする。すると、第１の出力トランジスタ３１に
対して電源電位ＶＣＣの印加が遮断され、第１のキャパ
シタ５１に蓄積された電荷が、該第１の出力トランジス
タ３１を介して出力ノードＤｏｕｔへ出力される。これ
により、出力ノードＤｏｕｔへ“Ｈ”のデータが出力さ
れることになる。その後、時刻ｔ２において、切換信号
ＤＫｂを“Ｌ”にし、ＰＭＯＳ４１を再びオン状態にす
れば、該ＰＭＯＳ４１及び第１の出力トランジスタ３１
を介して電源電位ＶＣＣが出力ノードＤｏｕｔへ供給さ
れる。これにより、電源電位ＶＣＣ側の電源ノイズを低
減できる。
【００１０】出力ノードＤｏｕｔに“Ｌ”のデータを出
力する場合、データＤｂを“Ｈ”にし、切換信号ＤＫａ
を“Ｌ”にしてＮＭＯＳ４２をオフ状態にし、出力ノー
ドＤｏｕｔの電荷を第２のキャパシタ３２に蓄積してお
く。そして、出力イネーブル信号ＯＥのタイミングで、
切換信号ＤＫａを“Ｈ”にしてＮＭＯＳ４２をオン状態
にする。これと同時に、ラッチ回路１０のインバータ２
２側の出力端子を“Ｈ”にし、それをインバータ２２で
反転して第２の出力トランジスタ３２をオフ状態にす
る。すると、第２のキャパシタタ５２に蓄積された電荷
が、ＮＭＯＳ４２を介して接地電位ＶＳＳへ放電され
る。これにより、接地電位ＶＳＳ側に生じるノイズも、
前記と同様に低減することができる。なお、第２の出力
トランジスタ３２がオフ状態の時は、第１の出力トラン
ジスタ３１もオフ状態のため、出力端子Ｄｏｕｔはハイ
インピーダンス状態ＨｉＺになっている。このように、
本実施例では、第１，第２のキャパシタ５１，５２の充
放電を利用しているので、瞬間的に流れる電源電位ＶＣ
Ｃ及び接地電位ＶＳＳ間の貫通電流を減少できると共
に、電源電位ＶＣＣ及び接地電位ＶＳＳ側に生じるノイ
ズも減少できる。従って、このデータ出力回路が形成さ
れたＩＣや、該ＩＣを搭載した装置等の誤動作を的確に
防止し、アクセスタイムの高速化が図れる。
力する場合、データＤｂを“Ｈ”にし、切換信号ＤＫａ
を“Ｌ”にしてＮＭＯＳ４２をオフ状態にし、出力ノー
ドＤｏｕｔの電荷を第２のキャパシタ３２に蓄積してお
く。そして、出力イネーブル信号ＯＥのタイミングで、
切換信号ＤＫａを“Ｈ”にしてＮＭＯＳ４２をオン状態
にする。これと同時に、ラッチ回路１０のインバータ２
２側の出力端子を“Ｈ”にし、それをインバータ２２で
反転して第２の出力トランジスタ３２をオフ状態にす
る。すると、第２のキャパシタタ５２に蓄積された電荷
が、ＮＭＯＳ４２を介して接地電位ＶＳＳへ放電され
る。これにより、接地電位ＶＳＳ側に生じるノイズも、
前記と同様に低減することができる。なお、第２の出力
トランジスタ３２がオフ状態の時は、第１の出力トラン
ジスタ３１もオフ状態のため、出力端子Ｄｏｕｔはハイ
インピーダンス状態ＨｉＺになっている。このように、
本実施例では、第１，第２のキャパシタ５１，５２の充
放電を利用しているので、瞬間的に流れる電源電位ＶＣ
Ｃ及び接地電位ＶＳＳ間の貫通電流を減少できると共
に、電源電位ＶＣＣ及び接地電位ＶＳＳ側に生じるノイ
ズも減少できる。従って、このデータ出力回路が形成さ
れたＩＣや、該ＩＣを搭載した装置等の誤動作を的確に
防止し、アクセスタイムの高速化が図れる。
【００１１】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ｉ）図１において、第１，第２の出力トランジスタ３
１，３２をＰＭＯＳ等の他のトランジスタで構成しても
よい。また、それに応じてラッチ回路１０を他の回路で
構成したり、あるいはそれを省略してもよい。 （ii）ＰＭＯＳ４１及びＮＭＯＳ４２を同一極性のＭＯ
ＳＦＥＴやバイポラートランジスタ等の他のトランジス
タで構成してもよい。また、そのトランジスタを制御す
るスイッチ制御回路６０は、図示以外のゲート回路や他
の素子で構成することも可能である。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ｉ）図１において、第１，第２の出力トランジスタ３
１，３２をＰＭＯＳ等の他のトランジスタで構成しても
よい。また、それに応じてラッチ回路１０を他の回路で
構成したり、あるいはそれを省略してもよい。 （ii）ＰＭＯＳ４１及びＮＭＯＳ４２を同一極性のＭＯ
ＳＦＥＴやバイポラートランジスタ等の他のトランジス
タで構成してもよい。また、そのトランジスタを制御す
るスイッチ制御回路６０は、図示以外のゲート回路や他
の素子で構成することも可能である。
【００１２】
【発明の効果】以上詳細に説明しように、本発明によれ
ば、出力イネーブル信号によってデータ出力回路が活性
化されると共に、その出力イネーブル信号が活性化状態
になった後、所定の短い期間のみ第３及び第４のトラン
ジスタをオフ状態にするよう制御しているので、貫通電
流の発生を抑制できると共に、電源電位側及び接地電位
側のノイズ発生を防止できる。従って、本発明のデータ
出力回路を、例えば高速サイクルで動作する多ビット出
力の半導体メモリ等といったＩＣに設けることにより、
該ＩＣの内部動作や、該ＩＣを搭載する装置等の誤動作
を的確に防止でき、アクセスタイムの高速化等といった
効果が期待できる。
ば、出力イネーブル信号によってデータ出力回路が活性
化されると共に、その出力イネーブル信号が活性化状態
になった後、所定の短い期間のみ第３及び第４のトラン
ジスタをオフ状態にするよう制御しているので、貫通電
流の発生を抑制できると共に、電源電位側及び接地電位
側のノイズ発生を防止できる。従って、本発明のデータ
出力回路を、例えば高速サイクルで動作する多ビット出
力の半導体メモリ等といったＩＣに設けることにより、
該ＩＣの内部動作や、該ＩＣを搭載する装置等の誤動作
を的確に防止でき、アクセスタイムの高速化等といった
効果が期待できる。
【図１】本発明の実施例のデータ出力回路の回路図であ
る。
る。
【図２】従来のデータ出力回路の回路図である。
【図３】図１の動作を示す波形図である。
【図４】図３の拡大波形図である。
【符号の説明】 １０ ラッチ回路 ３１，３２ 第１，第２の出力トランジスタ ４１ ＰＭＯＳ ４２ ＮＭＯＳ ５１，５２ 第１，第２のキャパシタ ６０ スイッチ制御回路 Ｄａ，Ｄｂ データ出力回路 Ｄｏｕｔ 出力ノード
Claims (1)
- 【請求項１】 出力イネーブル信号により活性化され、
ドレインが出力ノードに接続された第１及び第２の出力
トランジスタのゲートに相補的信号が与えられるデータ
出力回路において、 前記第１の出力トランジスタのソースは第１のキャパシ
タを介して接地電位に接続されると共に第３のトランジ
スタを介して電源電位に接続され、 前記第２の出力トランジスタのソースは第２のキャパシ
タを介して電源電位に接続されると共に第４のトランジ
スタを介して接地電位に接続され、 前記第３及び第４のトランジスタには前記出力イネーブ
ル信号に基づいて生成され、前記第１または第２の出力
トランジスタがオン状態となるのと同時期に所定の短い
期間のみ前記第３及び第４のトランジスタをオフ状態と
する制御信号が与えられることを特徴とするデータ出力
回路。
Priority Applications (2)
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|---|---|---|---|
| JP3154225A JP2915625B2 (ja) | 1991-06-26 | 1991-06-26 | データ出力回路 |
| US07/903,563 US5341338A (en) | 1991-06-26 | 1992-06-24 | Data output circuit with minimum power source noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154225A JP2915625B2 (ja) | 1991-06-26 | 1991-06-26 | データ出力回路 |
Publications (2)
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|---|---|
| JPH052894A JPH052894A (ja) | 1993-01-08 |
| JP2915625B2 true JP2915625B2 (ja) | 1999-07-05 |
Family
ID=15579587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154225A Expired - Fee Related JP2915625B2 (ja) | 1991-06-26 | 1991-06-26 | データ出力回路 |
Country Status (2)
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| JP (1) | JP2915625B2 (ja) |
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| DE69419723T2 (de) * | 1994-02-18 | 1999-12-02 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren und Schaltung zum Unterdrücken von Datenladerauschen in nichtflüchtigen Speichern |
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| KR100206604B1 (ko) * | 1996-06-29 | 1999-07-01 | 김영환 | 반도체 메모리 장치 |
| US6011419A (en) * | 1997-08-05 | 2000-01-04 | International Business Machines Corporation | Decoupling scheme for mixed voltage integrated circuits |
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|---|---|---|---|---|
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| JPH02226589A (ja) * | 1989-02-27 | 1990-09-10 | Nec Corp | 半導体記憶装置 |
| KR920000962B1 (ko) * | 1989-05-26 | 1992-01-31 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 |
| JP2519342B2 (ja) * | 1990-06-04 | 1996-07-31 | 株式会社東芝 | 出力回路装置 |
| US5097149A (en) * | 1990-07-02 | 1992-03-17 | Micron Technology, Inc. | Two stage push-pull output buffer circuit with control logic feedback for reducing crossing current, switching noise and the like |
-
1991
- 1991-06-26 JP JP3154225A patent/JP2915625B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-24 US US07/903,563 patent/US5341338A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5341338A (en) | 1994-08-23 |
| JPH052894A (ja) | 1993-01-08 |
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Legal Events
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