JP2911347B2 - Manufacturing method of liquid crystal display device - Google Patents
Manufacturing method of liquid crystal display deviceInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】本発明は、液晶表示装置の製造方
法に関し、特に、欠陥処理を改善した液晶表示装置の製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a liquid crystal display device, and more particularly to a method for manufacturing a liquid crystal display device with improved defect processing.
【0002】[0002]
【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、OA機器、AV機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ(以下、TFTと略す)を用いたアクテ
ィブマトリクス型は精細な動画表示が可能であり、ディ
スプレイに使用されている。パネルディスプレイの大型
化、高精細化に伴い、画素数が増加し、欠陥対策が重要
になってきている。2. Description of the Related Art Liquid crystal display devices have advantages such as small size, thinness, and low power consumption, and have been put to practical use in fields such as OA equipment and AV equipment. In particular, an active matrix type using a thin film transistor (hereinafter abbreviated as TFT) as a switching element is capable of displaying a fine moving image and is used for a display. With the increase in size and definition of panel displays, the number of pixels has increased, and measures against defects have become important.
【0003】以下、図1から図6を用いて従来の製造方
法を説明する。まず、ガラスなどの透明基板(10)上
にゲートメタルとして、例えばCr(11)をスパッタ
リングなどにより1500Å程度の厚さに積層し、これ
をパターニングすることにより一部がTFTのゲート電
極(11G)となるゲートライン、及び補助容量電極
(11SC)が形成される(以上、図1参照)。次に、
ゲート絶縁膜となるSiNX(12)をプラズマCVD
により2000〜4000Å程度の厚さに積層し、引き
続き、プラズマCVDでa−Si(13)を1000Å
程度、SiNXを2500Å程度の厚さに順次積層す
る。a−Si(13)はTFTのチャンネル層、最上層
のSiNXはパターニングでゲート電極(11G)に対
応する部分に残すことによりエッチングストッパー(1
4)となる(以上、図2参照)。続いて、コンタクト向
上のために燐がドープされたa−Si(以下、N+a−
Siと略す)(15)がプラズマCVDにより500Å
程度の厚さに積層され、このN +a−Si(15)及び
a−Si(13)を同一マスクのパターニングでTFT
部に残すことにより、チャンネル・コンタクト層が形成
される(以上、図3参照)。Hereinafter, a conventional manufacturing method will be described with reference to FIGS.
Explain the law. First, on a transparent substrate (10) such as glass
Sputtering, for example, Cr (11) as gate metal
Laminate to a thickness of about 1500 mm with a ring, etc.
Is partially patterned by patterning the TFT gate voltage.
Gate line to be pole (11G) and storage capacitor electrode
(11SC) is formed (see FIG. 1). next,
SiN to be gate insulating filmX(12) Plasma CVD
To a thickness of about 2000 to 4000 mm, and pull
Subsequently, a-Si (13) was deposited at 1000 ° by plasma CVD.
Degree, SiNXAre sequentially laminated to a thickness of about 2500 mm.
You. a-Si (13) is the TFT channel layer, the top layer
SiNXCorresponds to the gate electrode (11G) by patterning.
The etching stopper (1
4) (see FIG. 2). Next, for contacts
A-Si doped with phosphorus for the sake of+a-
(Abbreviated as Si) (15) is 500 ° by plasma CVD.
It is laminated to a thickness of about +a-Si (15) and
TFT of a-Si (13) by patterning with the same mask
Channel contact layer is formed by leaving in the area
(See FIG. 3).
【0004】次に、欠陥処理として、図3の構造の基板
を硝酸セリウムアンモニウム、過塩素酸、水の混合液よ
りなるCrの液体エッチャントに浸す。これにより、ゲ
ート絶縁膜に欠陥があった場合、エッチャントが膜の欠
陥部から進入して下部のCrをエッチング除去する。続
いて、透明電極材料としてITO(16)をスパッタリ
ングなどにより、500〜1000Å程度の厚さに積層
し、これをパターニングすることにより表示電極(16
P)が形成される(以上、図4参照)。次に、ドレイン
・ソースメタルとして、例えば下層が1000ÅのM
o、上層が7000ÅのAlの2層膜(17)を形成し
(以上、図5参照)、これをパターニングすることによ
り一部がドレイン電極(17D)としてN+a−Si
(15)の一端に被覆するドレインライン、及び、表示
電極(16P)と接続すると同時にN+a−Si(1
5)の他端に被覆するソース電極(17S)が形成され
る。更に、ドレイン電極(17D)とソース電極(17
S)をマスクにN+a−Si(15)のセンター部が除
去されて図6に示される構造となる。Next, as a defect treatment, the substrate having the structure shown in FIG. 3 is immersed in a liquid etchant of Cr composed of a mixture of cerium ammonium nitrate, perchloric acid and water. Thus, if there is a defect in the gate insulating film, the etchant enters from the defective portion of the film and removes the lower Cr by etching. Subsequently, ITO (16) as a transparent electrode material is laminated to a thickness of about 500 to 1000 ° by sputtering or the like, and is patterned to form a display electrode (16).
P) is formed (see FIG. 4). Next, as a drain / source metal, for example, an M
o, forming a two-layer film (17) of Al with an upper layer of 7000 ° (see FIG. 5), and patterning this to partially form N + a-Si as a drain electrode (17D).
At the same time as being connected to the drain line covering one end of (15) and the display electrode (16P), N + a-Si (1
A source electrode (17S) covering the other end of 5) is formed. Further, the drain electrode (17D) and the source electrode (17D)
Using S) as a mask, the center portion of N + a-Si (15) is removed to obtain the structure shown in FIG.
【0005】ゲートラインとドレインライン、及び、補
助容量電極(11SC)と表示電極は(16P)はSi
NX(12)のゲート絶縁膜を介して一部重畳している
が、基板製造の図3の段階であらかじめCrエッチャン
トの侵漬による欠陥処理を行っているので、ゲート絶縁
膜の膜欠陥がゲートラインとドレインライン及び補助容
量電極と表示電極の重畳部に発生していても、ショート
は起こらない。つまり、図7に示すように、Cr(1
1)よりなっているゲートライン上及び補助容量電極上
のゲート絶縁膜の欠陥部より、Crエッチャントが進入
して、図8に示すように、この部分のCrがエッチング
除去される。そのため、図9または図11に示すよう
に、ドレインラインのAl/Mo(17)や表示電極の
ITO(16)がゲート絶縁膜の欠陥部に生成しても、
Cr(11)との絶縁は保たれる。The gate line and the drain line, the auxiliary capacitance electrode (11SC) and the display electrode are (16P) Si.
Are partially overlapped via the gate insulating film of the N X (12) but, since performing a defect process by soaking the pre-Cr etchant in the stage of Figure 3 of the substrate manufacturing, the film defects of the gate insulating film Even if a short circuit occurs at the overlapping portion between the gate line and the drain line and between the storage capacitor electrode and the display electrode, no short circuit occurs. That is, as shown in FIG.
The Cr etchant penetrates from the defective portion of the gate insulating film on the gate line and the storage capacitor electrode made of 1), and the Cr in this portion is etched away as shown in FIG. Therefore, as shown in FIG. 9 or FIG. 11, even if Al / Mo (17) of the drain line or ITO (16) of the display electrode is generated in a defective portion of the gate insulating film,
Insulation from Cr (11) is maintained.
【0006】[0006]
【発明が解決しようとする課題】しかし、前述の製造方
法の説明より明らかな如く、Crエッチャントの侵漬に
よる欠陥処理をITO(16)の成膜前に行っているた
め、ITOの下地となるSiNX(12)のゲート絶縁
膜が、Crエッチャントによる化学変化を受けて表面が
変質する。即ち、SiNXがCrエッチャントととして
用いられる硝酸セリウムアンモニウム、過塩素酸、水な
どと反応して表面が変質することにより、後でITOを
成膜しパターニングする際、エッチング形状の異常や密
着不良が発生していた。However, as is apparent from the above description of the manufacturing method, since the defect treatment by immersion of the Cr etchant is performed before the formation of the ITO (16), it becomes a base of the ITO. The surface of the gate insulating film of SiN x (12) is deteriorated by a chemical change due to the Cr etchant. That is, SiN X reacts with cerium ammonium nitrate, perchloric acid, water, etc. used as a Cr etchant to change the surface, so that when forming and patterning ITO later, abnormalities in the etching shape and poor adhesion are caused. Had occurred.
【0007】[0007]
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、基板上に第1のメタルを積層する工程と、
該第1のメタルをパターニングする工程と、この基板上
に第1の絶縁膜を形成する工程と、この基板上に半導体
層を形成する工程と、該半導体層をパターニングする工
程と、この基板上に透明導電膜を形成する工程と、該透
明導電膜をパターニングする工程と、この基板を前記第
1のメタルのエッチャントに浸す工程と、この基板上に
第2のメタルを積層する工程と、該第2のメタルをパタ
ーニングする工程とを有する製造方法において、前記基
板上に透明導電膜を形成する工程の後、または、該透明
導電膜をパターニングする工程の後に、前記基板を前記
第1のメタルのエッチャントに浸す工程が設けられた製
造方法により前記課題を解決するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the aforementioned problems, and has a step of laminating a first metal on a substrate;
Patterning the first metal; forming a first insulating film on the substrate; forming a semiconductor layer on the substrate; patterning the semiconductor layer; Forming a transparent conductive film on the substrate, patterning the transparent conductive film, immersing the substrate in an etchant of the first metal, laminating a second metal on the substrate, Patterning a second metal, after the step of forming a transparent conductive film on the substrate or after the step of patterning the transparent conductive film, This problem is solved by a manufacturing method provided with a step of dipping in an etchant.
【0008】[0008]
【作用】一般に、絶縁膜中に異物が存在する場合、続く
パターン形成のエッチングやフォトレジストの剥離の際
に異物が離脱し、これがコンタクトホールとなって上下
電極のショートにつながる。従来例の場合、表示部では
SiNX(12)を挟んで上下にITO電極(16)と
Cr電極(11)が、ゲート・ドレインの配線交差部で
は同様に、Al/Mo配線(17)とCr配線(11)
が重畳しているが、膜厚がSiNXの2000〜400
0Åに対して、ITOは500〜1000Åと薄く形成
されるため、コンタルトホール内においてITOは極薄
で粗い膜となって、Crパターンとの接続は不確実にな
っている。そのため、Crエッチャントの侵漬による欠
陥処理をITOの成膜直後、または、成膜及びパターニ
ング直後に行うことにより、SiNX膜の変質を防止
し、かつ、ITO電極とCr電極、及び、Al/Mo配
線とCr配線とのショートを根絶することができる。つ
まり、コンタルトホール内の極薄で粗いITO膜を通し
て、Crエッチャントが浸透するすることにより、対応
するCrがエッチング除去されるので、上下パターンの
ショートが防止される。In general, when foreign matter is present in an insulating film, the foreign matter is detached during subsequent etching for pattern formation or peeling of the photoresist, and this becomes a contact hole, which leads to a short circuit between the upper and lower electrodes. In the case of the conventional example, the ITO electrode (16) and the Cr electrode (11) are arranged vertically above and below the SiN x (12) in the display section, and the Al / Mo wiring (17) is similarly formed at the intersection of the gate and the drain. Cr wiring (11)
Although There are superimposed, the thickness of SiN X from 2,000 to 400
Since ITO is formed as thin as 500 ° to 1000 ° with respect to 0 °, the ITO becomes an extremely thin and rough film in the contrast hole, and connection with the Cr pattern is uncertain. Therefore, by performing the defect treatment by immersion of the Cr etchant immediately after the ITO film formation or immediately after the film formation and patterning, the deterioration of the SiN x film is prevented, and the ITO electrode, the Cr electrode, and the Al / The short circuit between the Mo wiring and the Cr wiring can be eliminated. That is, when the Cr etchant penetrates through the extremely thin and rough ITO film in the contrast hole, the corresponding Cr is removed by etching, thereby preventing a short circuit in the upper and lower patterns.
【0009】[0009]
【実施例】続いて、本発明の実施例を従来例と同様、図
1から図6を用いて説明する。透明基板(10)上にゲ
ートメタルとして、例えばCr(11)をスパッタリン
グなどにより1500Å程度の厚さに積層し、これをパ
ターニングすることにより一部がTFTのゲート電極
(11G)となるゲートライン、及び補助容量電極(1
1SC)が形成される(以上、図1参照)。次に、ゲー
ト絶縁膜となるSiN X(12)をプラズマCVDによ
り2000〜4000Å程度の厚さに積層し、引き続
き、プラズマCVDでa−Si(13)を1000Å程
度、SiNXを2500Å程度の厚さに順次積層する。
a−Si(13)はTFTのチャンネル層、最上層のS
iNXはパターニングでゲート電極(11G)に対応す
る部分に残すことによりエッチングストッパー(14)
となる(以上、図2参照)。続いて、コンタクト向上の
ために燐がドープされたa−Si(以下、N+a−Si
と略す)(15)がプラズマCVDにより500Å程度
の厚さに積層され、このN+a−Si(15)及びa−
Si(13)を同一マスクのパターニングでTFT部に
残すことにより、チャンネル・コンタクト層が形成され
る(以上、図3参照)。そして、透明電極材料としてI
TO(16)をスパッタリングなどにより、500〜1
000Å程度の厚さに積層し、これをパターニングする
ことにより表示電極(16P)が形成される(以上、図
4参照)。Next, an embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIGS. Gesture on transparent substrate (10)
As a metal, for example, Cr (11) is sputtered.
Layer to a thickness of about 1500 mm by
By turning, part of the gate electrode of the TFT
(11G) gate line and auxiliary capacitance electrode (1
1SC) (see FIG. 1). Next, the game
SiN to be an insulating film X(12) by plasma CVD
Layer to a thickness of about 2000 to 4000 mm and continue
A-Si (13) by plasma CVD at about 1000Å
Degree, SiNXAre sequentially laminated to a thickness of about 2500 °.
a-Si (13) is the channel layer of the TFT, the uppermost layer S
iNXCorresponds to the gate electrode (11G) by patterning
Etching stopper (14)
(Refer to FIG. 2). Next, to improve contacts
A-Si (hereinafter referred to as N+a-Si
(15) is about 500 ° by plasma CVD
Of this N+a-Si (15) and a-
Si (13) in TFT part by patterning with the same mask
By leaving, the channel contact layer is formed
(See FIG. 3). And, as a transparent electrode material, I
TO (16) is formed by sputtering to 500 to 1
Laminate to a thickness of about 000mm and pattern it
This forms the display electrode (16P) (see FIG.
4).
【0010】次に、欠陥処理として、図4の構造の基板
を硝酸セリウムアンモニウム、過塩素酸、水の混合液よ
りなるCrの液体エッチャントに浸す。これにより、表
示部においてSiNX(12)のゲート絶縁膜に欠陥が
存在する場合、エッチャントが膜の欠陥部から進入して
下部の補助容量電極(11SC)を構成するCr(1
1)がエッチング除去される。即ち、図10に示すよう
に、SiNX膜(12)を貫通するコンタクトホールが
生じているとき、SiNX膜上に積層されたITO(1
6)はコンタクトホール内にも生ずるが、ITOの膜厚
500〜1000Åに対してSiNX膜は2000〜4
000Åと厚く、コンタクトホール内ではITOは極薄
で粗い膜となっているため、CrエッチャントがITO
薄膜を通過して下層に浸透する。これにより、図11に
示すように、Cr電極(11)上のSiNX膜(12)
中にコンタクトホールが生じていても、Cr電極の対応
する部分がエッチング除去されて、ITO電極(16)
とCr電極(11)とのショートを防止することができ
る。また、表示電極(16P)はCrエッチャントの侵
漬前に形成されるため、下地のSiNX膜(12)は表
面が変質されず、ITOのエッチング形状の異常や表示
電極の密着不良が防止される。Next, as a defect treatment, the substrate having the structure shown in FIG. 4 is immersed in a liquid etchant of Cr composed of a mixture of cerium ammonium nitrate, perchloric acid and water. Thus, when a defect is present in the gate insulating film of SiN x (12) in the display unit, the etchant enters from the defective part of the film and Cr (1) forming the lower auxiliary capacitance electrode (11SC).
1) is etched away. That is, as shown in FIG. 10, when a contact hole penetrating the SiN x film (12) is formed, the ITO (1) stacked on the SiN x film
6) also occurs in the contact hole, but the thickness of the SiN x film is
2,000mm thick and ITO is very thin and rough in the contact hole.
It penetrates the lower layer through the thin film. Thereby, as shown in FIG. 11, the SiN x film (12) on the Cr electrode (11)
Even if a contact hole is formed therein, the corresponding portion of the Cr electrode is etched away and the ITO electrode (16) is removed.
Short circuit between the electrode and the Cr electrode (11) can be prevented. Further, since the display electrode (16P) is formed before the immersion of the Cr etchant, the surface of the underlying SiN x film (12) is not deteriorated, and abnormalities in the etched shape of ITO and poor adhesion of the display electrode are prevented. You.
【0011】また非表示部では、ITOが除去された状
態でCrエッチャントに侵漬されるので、図7のように
コンタクトホールから直接にCrエッチャントが進入し
てCrが除去され、図8の状態になる。なお、Crエッ
チャントによる侵漬処理は、ITO(16)の成膜直
後、表示電極(16P)のパターニング前に行っても、
同様に、図10及び図11に示す作用でITO膜(1
6)とCr電極(11)のショートを防止することがで
きる。そして、ITO(16)のパターニング後は、非
表示部ではITOが除去されて図8に示す状態になる。In the non-display portion, since the ITO is removed and immersed in the Cr etchant, the Cr etchant enters directly from the contact hole to remove Cr as shown in FIG. become. The immersion treatment with the Cr etchant may be performed immediately after the formation of the ITO (16) and before the patterning of the display electrode (16P).
Similarly, the ITO film (1
6) and the short circuit between the Cr electrode (11) can be prevented. Then, after the patterning of the ITO (16), the ITO is removed in the non-display area, and the state shown in FIG. 8 is obtained.
【0012】続いて、ドレイン・ソースメタルとして、
例えば下層が1000ÅのMo、上層が7000ÅのA
lの2層膜(17)を形成し(以上、図5参照)、これ
をパターニングすることにより一部がドレイン電極(1
7D)としてN+a−Si(15)の一端に被覆するド
レインライン、表示電極(16P)と接続すると同時に
N+a−Si(15)の他端に被覆するソース電極(1
7S)が形成される。更に、ドレイン電極(17D)と
ソース電極(17S)をマスクにN+a−Si(15)
のセンター部が除去されて図6に示される構造となる。Subsequently, as a drain / source metal,
For example, the lower layer is Mo of 1000Å and the upper layer is A of 7000Å.
1 is formed (refer to FIG. 5), and a part thereof is formed by patterning the drain electrode (1).
7D) as N + a-Si drain line that covers one end (15), a source electrode covering the other end of the display electrode (at the same time be connected to the 16P) N + a-Si ( 15) (1
7S) is formed. Further, using the drain electrode (17D) and the source electrode (17S) as a mask, N + a-Si (15)
Is removed to obtain the structure shown in FIG.
【0013】ゲートラインとドレインラインはSiNX
(13)のゲート絶縁膜を介して一部重畳しているが、
基板製造の図4の段階で行われたCrエッチャントの侵
漬による欠陥処理のため、ゲート絶縁膜の膜欠陥がゲー
トラインとドレインラインの重畳部に発生していても、
ショートは起こらない。つまり、この部分では図7また
は図10に示すように、Cr(11)よりなっているゲ
ートライン上のSiN X(12)のコンタクトホールよ
りCrエッチャントが進入して、対応するCrがエッチ
ング除去されているため、ITOのパターニング以降は
図8に示す状態になっている。そのため、Al/Mo
(17)の成膜によって、Al/Moがコンタクトホー
ル内に生成しても、図9に示すようにゲートラインとの
絶縁は保たれる。The gate line and the drain line are made of SiNX
Although partly overlapped via the gate insulating film of (13),
Invasion of Cr etchant performed at the stage of FIG.
Defects due to immersion can cause film defects in the gate insulating film.
Even if it occurs at the overlapping part of the drain line and drain line,
No shorts occur. That is, in this part, FIG.
Is a layer made of Cr (11) as shown in FIG.
SiN on heat line X(12) Contact hole
Cr etchant enters and the corresponding Cr etches
After the ITO patterning
The state is as shown in FIG. Therefore, Al / Mo
By the film formation of (17), Al / Mo becomes contact hole.
Generated in the gate line, as shown in FIG.
Insulation is preserved.
【0014】[0014]
【発明の効果】以上の説明から明らかな如く、SiNX
絶縁膜のCrエッチャントによる欠陥処理をITOの成
膜直後、または、成膜及びパターニング直後に行うこと
により、Cr電極とITO電極、及びCr配線とAl/
Mo配線とのショートを防止すると同時に、SiNX膜
表面の変質による表示電極の欠陥を防ぐことができた。As is clear from the above description, SiN x
By performing the defect treatment of the insulating film with the Cr etchant immediately after the ITO film formation or immediately after the film formation and patterning, the Cr electrode and the ITO electrode, and the Cr wiring and the Al /
It was possible to prevent a short circuit with the Mo wiring and to prevent a defect of the display electrode due to deterioration of the surface of the SiN x film.
【図1】液晶表示装置の製造方法を説明する断面図であ
る。FIG. 1 is a cross-sectional view illustrating a method for manufacturing a liquid crystal display device.
【図2】液晶表示装置の製造方法を説明する断面図であ
る。FIG. 2 is a cross-sectional view illustrating a method for manufacturing a liquid crystal display device.
【図3】液晶表示装置の製造方法を説明する断面図であ
る。FIG. 3 is a cross-sectional view illustrating a method for manufacturing a liquid crystal display device.
【図4】液晶表示装置の製造方法を説明する断面図であ
る。FIG. 4 is a cross-sectional view illustrating a method for manufacturing a liquid crystal display device.
【図5】液晶表示装置の製造方法を説明する断面図であ
る。FIG. 5 is a cross-sectional view illustrating a method for manufacturing a liquid crystal display device.
【図6】液晶表示装置の製造方法を説明する断面図であ
る。FIG. 6 is a cross-sectional view illustrating the method for manufacturing the liquid crystal display device.
【図7】欠陥処理の作用効果を説明する断面図である。FIG. 7 is a cross-sectional view illustrating the operation and effect of the defect processing.
【図8】欠陥処理の作用効果を説明する断面図である。FIG. 8 is a cross-sectional view illustrating the operation and effect of the defect processing.
【図9】欠陥処理の作用効果を説明する断面図である。FIG. 9 is a cross-sectional view illustrating the operation and effect of the defect processing.
【図10】本発明の欠陥処理の作用効果を説明する断面
図である。FIG. 10 is a cross-sectional view illustrating the operation and effect of the defect processing of the present invention.
【図11】本発明の欠陥処理の作用効果を説明する断面
図である。FIG. 11 is a cross-sectional view illustrating the operation and effect of the defect processing of the present invention.
10 透明基板 11 Cr 12 SiNX 13 a−Si 14 エッチングストッパー 15 N+a−Si 16 ITO 17 Al/MoReference Signs List 10 transparent substrate 11 Cr 12 SiN X 13 a-Si 14 etching stopper 15 N + a-Si 16 ITO 17 Al / Mo
Claims (1)
と、該第1のメタルをパターニングする工程と、この基
板上に第1の絶縁膜を形成する工程と、この基板上に半
導体層を形成する工程と、該半導体層をパターニングす
る工程と、この基板上に透明導電膜を形成する工程と、
該透明導電膜をパターニングする工程と、この基板上に
第2のメタルを積層する工程と、該第2のメタルをパタ
ーニングする工程とを有する液晶表示装置の製造方法に
おいて、 前記基板上に透明導電膜を形成する工程の後、または、
該透明導電膜をパターニングする工程の後に、前記基板
を前記第1のメタルのエッチャントに浸す工程が設けら
れたことを特徴とする液晶表示装置の製造方法。1. A step of laminating a first metal on a substrate, a step of patterning the first metal, a step of forming a first insulating film on the substrate, and a step of forming a semiconductor layer on the substrate Forming a, a step of patterning the semiconductor layer, a step of forming a transparent conductive film on the substrate,
A method of manufacturing a liquid crystal display device, comprising: a step of patterning the transparent conductive film; a step of laminating a second metal on the substrate; and a step of patterning the second metal. After the step of forming the film, or
A method of immersing the substrate in an etchant of the first metal after the step of patterning the transparent conductive film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24557393A JP2911347B2 (en) | 1993-09-30 | 1993-09-30 | Manufacturing method of liquid crystal display device |
Applications Claiming Priority (1)
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---|---|---|---|
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