JP2911038B2 - 多値駆動回路 - Google Patents
多値駆動回路Info
- Publication number
- JP2911038B2 JP2911038B2 JP63295530A JP29553088A JP2911038B2 JP 2911038 B2 JP2911038 B2 JP 2911038B2 JP 63295530 A JP63295530 A JP 63295530A JP 29553088 A JP29553088 A JP 29553088A JP 2911038 B2 JP2911038 B2 JP 2911038B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- switch
- circuit
- common connection
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばIC試験装置に利用することができる
多値駆動回路に関する。
多値駆動回路に関する。
「従来の技術」 ICの中にはＨ論理とＬ論理の他に例えば第４図に示す
ように第３の電圧VTTを印加しなければならない種類の
ものがある。
ように第３の電圧VTTを印加しなければならない種類の
ものがある。
このような３値の波形を被試験ICに与えるために従来
は第５図に示すような多値駆動回路が用いられている。
は第５図に示すような多値駆動回路が用いられている。
この従来から用いられている多値駆動回路は差動的に
オン・オフ動作するように接続された二対のトランジス
タQ1，Q2及びQ3，Q4と、一つの抵抗器Ｒと、トランジス
タQ1，Q2及びQ3，Q4を流れる電流をI1とI2の値に制御す
る定電流回路１及び２と、トランジスタQ2とQ4のベース
に一定のバイアス電圧VBを与えるバイアス電圧源３とに
よって構成される。
オン・オフ動作するように接続された二対のトランジス
タQ1，Q2及びQ3，Q4と、一つの抵抗器Ｒと、トランジス
タQ1，Q2及びQ3，Q4を流れる電流をI1とI2の値に制御す
る定電流回路１及び２と、トランジスタQ2とQ4のベース
に一定のバイアス電圧VBを与えるバイアス電圧源３とに
よって構成される。
トランジスタQ1とQ3のベースには入力端子４と５から
制御信号Vin1とVin2を与える。
制御信号Vin1とVin2を与える。
制御信号Vin1，Vin2とバイアス電圧VBとの関係がVin1
＞VB，Vin2＞VBとのときはトランジスタQ2とQ4は共にオ
フとなり、抵抗器Ｒには電流が流れないから出力端子６
には電源の電圧V0が出力される。
＞VB，Vin2＞VBとのときはトランジスタQ2とQ4は共にオ
フとなり、抵抗器Ｒには電流が流れないから出力端子６
には電源の電圧V0が出力される。
制御信号Vin1，Vin2とバイアス電圧VBとの関係がVin1
＜VB，Vin2＞VBとのときはトランジスタQ2がオン、トラ
ンジスタQ4がオフとなる。このとき抵抗器Ｒには定電流
回路１の電流I1が流れ抵抗器ＲにはRI1の電圧降下が生
じる。よってこのときの出力端子６の電圧はV1＝V0−RI
1となる。
＜VB，Vin2＞VBとのときはトランジスタQ2がオン、トラ
ンジスタQ4がオフとなる。このとき抵抗器Ｒには定電流
回路１の電流I1が流れ抵抗器ＲにはRI1の電圧降下が生
じる。よってこのときの出力端子６の電圧はV1＝V0−RI
1となる。
制御信号Vin1，Vin2とバイアス電圧VBとの関係がVin1
＞VB，Vin2＜VBである場合はトランジスタQ2がオフ、ト
ランジスタQ4がオンとなる。このときは抵抗器Ｒには定
電流回路２の電流I2が流れ、抵抗器ＲにはRI2の電圧降
下が生じる。よって、このとき出力端子６の電圧はV2＝
V0−RI2となる。定電流I1とI2がI1＜I2の関係に設定さ
れているとすると、制御信号Vin1とVin2の論理によって
第６図に示すように３値を持つ多値信号が出力され、こ
の多値信号が例えば被試験IC等に与えられる。
＞VB，Vin2＜VBである場合はトランジスタQ2がオフ、ト
ランジスタQ4がオンとなる。このときは抵抗器Ｒには定
電流回路２の電流I2が流れ、抵抗器ＲにはRI2の電圧降
下が生じる。よって、このとき出力端子６の電圧はV2＝
V0−RI2となる。定電流I1とI2がI1＜I2の関係に設定さ
れているとすると、制御信号Vin1とVin2の論理によって
第６図に示すように３値を持つ多値信号が出力され、こ
の多値信号が例えば被試験IC等に与えられる。
「発明が解決しようとする課題」 第５図に示した従来の多値駆動回路は抵抗器Ｒの電圧
降下を利用して波形を生成するから消費電流が大きく効
率が悪い。
降下を利用して波形を生成するから消費電流が大きく効
率が悪い。
また大きい振幅を得るために抵抗器Ｒの抵抗値を大き
くすると出力端子６と共通電位との間に形成される浮遊
容量と、この抵抗器Ｒとによって形成される時定数が大
きくなり、多値波形の立上がり時間が遅くなってしまう
欠点がある。
くすると出力端子６と共通電位との間に形成される浮遊
容量と、この抵抗器Ｒとによって形成される時定数が大
きくなり、多値波形の立上がり時間が遅くなってしまう
欠点がある。
この発明の目的はこれらの欠点を一掃することができ
る多値駆動回路を提供するにある。
る多値駆動回路を提供するにある。
この発明ではダイオードブリッジによって構成された
複数のスイッチ回路と、この複数のスイッチ回路の各ア
ノード共通接点及びカソード共通接続点のそれぞれに接
続され、駆動信号によって同時にオン、オフ制御され、
オンの状態で上記スイッチ回路を別々に導通状態に制御
する複数のスイッチ制御回路と、スイッチ回路のアノー
ド共通接続点及びカソード共通接続点以外の他の接続点
の一方に接続され、互いに異なる電圧を発生する複数の
電圧源と、スイッチ回路の上記アノード共通接続点及び
カソード共通接続点以外の他の接続点の他方を共通接続
して導出した出力端子と、スイッチ回路の上記アノード
共通接続点に電圧源が発生する電圧の中の最も低い電圧
に等しいか更に低い電圧を与える第１クランプ回路と、
スイッチ回路の上記カソード共通接続点に電圧源が発生
する電圧の中の最も高い電圧に等しいか更に高い電圧を
与える第２クランプ回路とによって構成した多値駆動回
路を提供する。
複数のスイッチ回路と、この複数のスイッチ回路の各ア
ノード共通接点及びカソード共通接続点のそれぞれに接
続され、駆動信号によって同時にオン、オフ制御され、
オンの状態で上記スイッチ回路を別々に導通状態に制御
する複数のスイッチ制御回路と、スイッチ回路のアノー
ド共通接続点及びカソード共通接続点以外の他の接続点
の一方に接続され、互いに異なる電圧を発生する複数の
電圧源と、スイッチ回路の上記アノード共通接続点及び
カソード共通接続点以外の他の接続点の他方を共通接続
して導出した出力端子と、スイッチ回路の上記アノード
共通接続点に電圧源が発生する電圧の中の最も低い電圧
に等しいか更に低い電圧を与える第１クランプ回路と、
スイッチ回路の上記カソード共通接続点に電圧源が発生
する電圧の中の最も高い電圧に等しいか更に高い電圧を
与える第２クランプ回路とによって構成した多値駆動回
路を提供する。
このようにこの発明によれば互いに異なる電圧を出力
する直流電圧源を複数用意し、この複数の電圧源の電圧
をスイッチ回路で選択的に取り出して多値波形を生成す
るものである。この結果、抵抗器で電圧降下を発生させ
て多値信号を得る方法と比較して効率がよい。
する直流電圧源を複数用意し、この複数の電圧源の電圧
をスイッチ回路で選択的に取り出して多値波形を生成す
るものである。この結果、抵抗器で電圧降下を発生させ
て多値信号を得る方法と比較して効率がよい。
しかも発生している電圧をスイッチで取り出す構造の
ため波形の立上がり及び立下りが時定数で遅れることは
ない。よって立上がり及び立下りが急峻に変化する多値
波形を得ることができる。
ため波形の立上がり及び立下りが時定数で遅れることは
ない。よって立上がり及び立下りが急峻に変化する多値
波形を得ることができる。
「実施例」 第１図はこの発明の一実施例を示す。第１図におい
て、10,11,12は予め設定された直流電圧V1，V2，V3を出
力する電圧源を示す。この例では３値の多値波形を発生
させるために３つの電圧源を設けた場合を示す。
て、10,11,12は予め設定された直流電圧V1，V2，V3を出
力する電圧源を示す。この例では３値の多値波形を発生
させるために３つの電圧源を設けた場合を示す。
この電圧源10,11,12の電圧V1，V2，V3をスイッチ回路
13,14,15によって選択的に出力端子６に出力させ多値波
形を生成する。この例ではダイオードブリッジ回路によ
ってスイッチ回路を構成した場合を示す。
13,14,15によって選択的に出力端子６に出力させ多値波
形を生成する。この例ではダイオードブリッジ回路によ
ってスイッチ回路を構成した場合を示す。
これらスイッチ回路13,14,15は平素はクランプ回路16
と24によってオフに制御される。クランプ回路16は各ス
イッチ回路13,14,15の各B,F,J点の電位を電圧源10,11,1
2の電圧V1，V2，V3のどれよりも低い電圧にクランプす
る動作を行う。このために電圧源10,11,12の電圧V1，
V2，V3より低い電圧V4（V4＜V1，V2，V3）を発生する電
圧源17と、この電圧源17と各スイッチ回路13,14,15を各
別に接続する絶縁用ダイオード18,19,20と、この絶縁ダ
イオード18,19,20を通じて電流Ｉを引き込む定電流回路
21,22,23とによって構成される。
と24によってオフに制御される。クランプ回路16は各ス
イッチ回路13,14,15の各B,F,J点の電位を電圧源10,11,1
2の電圧V1，V2，V3のどれよりも低い電圧にクランプす
る動作を行う。このために電圧源10,11,12の電圧V1，
V2，V3より低い電圧V4（V4＜V1，V2，V3）を発生する電
圧源17と、この電圧源17と各スイッチ回路13,14,15を各
別に接続する絶縁用ダイオード18,19,20と、この絶縁ダ
イオード18,19,20を通じて電流Ｉを引き込む定電流回路
21,22,23とによって構成される。
従って上側のスイッチ制御回路41を構成するトランジ
スタがオンに制御されない状態では各スイッチ回路13,1
4,15の各点B,F,Jは電圧源17の電圧V4にクランプされ
る。
スタがオンに制御されない状態では各スイッチ回路13,1
4,15の各点B,F,Jは電圧源17の電圧V4にクランプされ
る。
一方、スイッチ回路13,14,15の下側の点C,G,Kはクラ
ンプ回路24によって電圧源10,11,12の電圧V1，V2，V3の
どの電圧よりも大きい電圧V5にクランプされる。つまり
電圧V5はV5＞V1，V2，V3の関係に設定され、定電流回路
26,27,28から絶縁ダイオード29,30,31を通じて電流を吸
い込むことによってC,G,Kの各点の電位を電圧V5にクラ
ンプする。
ンプ回路24によって電圧源10,11,12の電圧V1，V2，V3の
どの電圧よりも大きい電圧V5にクランプされる。つまり
電圧V5はV5＞V1，V2，V3の関係に設定され、定電流回路
26,27,28から絶縁ダイオード29,30,31を通じて電流を吸
い込むことによってC,G,Kの各点の電位を電圧V5にクラ
ンプする。
このようにクランプ回路16と24のクランプ電圧V4とV5
をV4＜V5に設定したことによってダイオードブリッジに
よって構成したスイッチ回路13,14,15はオフの状態に制
御される。
をV4＜V5に設定したことによってダイオードブリッジに
よって構成したスイッチ回路13,14,15はオフの状態に制
御される。
ここで上側のスイッチ制御回路41と下側のスイッチ制
御回路42を構成するトランジスタ41A及び42Aがオンに制
御されたとすると、トランジスタ41Aからは定電流回路4
3から21の電流がスイッチ回路13に流し込まれる。
御回路42を構成するトランジスタ41A及び42Aがオンに制
御されたとすると、トランジスタ41Aからは定電流回路4
3から21の電流がスイッチ回路13に流し込まれる。
また下側のトランジスタ42Aは定電流回路44により21
の電流を吸引する。
の電流を吸引する。
この結果、上側のトランジスタ41Aから流し込まれた
電流の半分Ｉは定電流回路21に流れ込み、残る半分の電
流Ｉはスイッチ回路13を通って下側のトランジスタ42A
に流れ込む。下側のトランジスタ42Aには更に定電流回
路26からＩの電流が流れ込み、合わせて21の電流が流れ
る。
電流の半分Ｉは定電流回路21に流れ込み、残る半分の電
流Ｉはスイッチ回路13を通って下側のトランジスタ42A
に流れ込む。下側のトランジスタ42Aには更に定電流回
路26からＩの電流が流れ込み、合わせて21の電流が流れ
る。
このように定電流回路21と26の電流はクランプ用電圧
源17と25に流れ込むことなく、トランジスタ41Aと42Aを
流れる状態に切り替わり、スイッチ回路13には電流Ｉが
流れる。よって、このときスイッチ回路13を構成するダ
イオードは全てオンの状態となり電圧源10の電圧が出力
端子６に取り出される。
源17と25に流れ込むことなく、トランジスタ41Aと42Aを
流れる状態に切り替わり、スイッチ回路13には電流Ｉが
流れる。よって、このときスイッチ回路13を構成するダ
イオードは全てオンの状態となり電圧源10の電圧が出力
端子６に取り出される。
このようにして上側のスイッチ制御回路41と、下側の
スイッチ制御回路42のトランジスタ41Aと42A及び41Bと4
2B,41Cと42Cの何れか一つの組がオンに制御されること
によってスイッチ回路13,14,15の何れか一つがオンに制
御され、このときスイッチ回路13,14,15に接続した電圧
源10,11,12の電圧V1，V2，V3の何れかが出力端子６に選
択されて出力される。この出力された電圧は必要に応じ
てバッファ増幅器45を通じて例えば被試験IC（特に図示
しない）に与えられる。
スイッチ制御回路42のトランジスタ41Aと42A及び41Bと4
2B,41Cと42Cの何れか一つの組がオンに制御されること
によってスイッチ回路13,14,15の何れか一つがオンに制
御され、このときスイッチ回路13,14,15に接続した電圧
源10,11,12の電圧V1，V2，V3の何れかが出力端子６に選
択されて出力される。この出力された電圧は必要に応じ
てバッファ増幅器45を通じて例えば被試験IC（特に図示
しない）に与えられる。
50A,50B,50Cはそれぞれスイッチ制御回路41と42の各
トランジスタ41A〜41C及び42A〜42Cを制御する駆動回路
を示す。
トランジスタ41A〜41C及び42A〜42Cを制御する駆動回路
を示す。
50Aはスイッチ制御回路41,42のトランジスタ41Aと42A
をオン、オフ駆動する駆動回路、50Bはスイッチ制御回
路41,42のトランジスタ41Bと42Bをオン、オフ駆動する
駆動回路、50Cはスイッチ制御回路41,42のトランジスタ
41Cと42Cをオン、オフ駆動する駆動回路をそれぞれ示
す。
をオン、オフ駆動する駆動回路、50Bはスイッチ制御回
路41,42のトランジスタ41Bと42Bをオン、オフ駆動する
駆動回路、50Cはスイッチ制御回路41,42のトランジスタ
41Cと42Cをオン、オフ駆動する駆動回路をそれぞれ示
す。
これら各駆動回路50A,50B,50Cはそれぞれ差動接続さ
れた二対のトランジスタA,B,C,Dによって構成される。
トランジスタA,BはNPN型トランジスタが用いられ、トラ
ンジスタC,DはPNP型トランジスタが用いられる。
れた二対のトランジスタA,B,C,Dによって構成される。
トランジスタA,BはNPN型トランジスタが用いられ、トラ
ンジスタC,DはPNP型トランジスタが用いられる。
これら差動接続された二対のトランジスタA,B及びC,D
はトランジスタA,CとB,Dのベースを共通接続し、トラン
ジスタA,Cの共通接続したベースをそれぞれ入力端子51,
52,53に接続する。
はトランジスタA,CとB,Dのベースを共通接続し、トラン
ジスタA,Cの共通接続したベースをそれぞれ入力端子51,
52,53に接続する。
またトランジスタB,Dのベースは全て共通接続し、こ
の共通接続点にバイアス電圧VBBを与える。
の共通接続点にバイアス電圧VBBを与える。
このように構成することによって入力端子51,52,53に
バイアス電圧VBBを超えると共に正パルスを与えること
によってトランジスタＡとＤがオンの状態に反転し、ス
イッチ制御回路41,42のトランジスタをオンの状態に駆
動することができる。
バイアス電圧VBBを超えると共に正パルスを与えること
によってトランジスタＡとＤがオンの状態に反転し、ス
イッチ制御回路41,42のトランジスタをオンの状態に駆
動することができる。
この様子を第２図に示す。入力端子51に矩形波VP1が
与えられた区間（第２図Ａ）ではスイッチ制御回路41と
42のトランジスタ41A,42Aがオンの状態となり電圧源10
の電圧V1を出力端子６に出力する。
与えられた区間（第２図Ａ）ではスイッチ制御回路41と
42のトランジスタ41A,42Aがオンの状態となり電圧源10
の電圧V1を出力端子６に出力する。
入力端子52に矩形波VP2が与えられた区間（第２図
Ｂ）ではスイッチ制御回路41と42のトランジスタ41B,42
Bがオンの状態となり、第２図Ｄに示すように電圧源11
の電圧V2を出力端子６に出力する。
Ｂ）ではスイッチ制御回路41と42のトランジスタ41B,42
Bがオンの状態となり、第２図Ｄに示すように電圧源11
の電圧V2を出力端子６に出力する。
入力端子53に矩形波VP3が与えられた区間（第２図
Ｃ）ではスイッチ制御回路41と42のトランジスタ41Cと4
2Cがオンとなり、第２図Ｄに示すように電圧源12の電圧
V3を出力端子６に出力する。
Ｃ）ではスイッチ制御回路41と42のトランジスタ41Cと4
2Cがオンとなり、第２図Ｄに示すように電圧源12の電圧
V3を出力端子６に出力する。
このようにして入力端子51,52,53に与える矩形波V
P1，VP2，VP3の入力に対応した値を持つ電圧V1〜V3が選
択されて出力端子６に出力され、任意の波形を持つ多値
電圧信号を生成することができる。
P1，VP2，VP3の入力に対応した値を持つ電圧V1〜V3が選
択されて出力端子６に出力され、任意の波形を持つ多値
電圧信号を生成することができる。
第３図はこの発明の変形実施例を示す。この例では第
１図で説明したクランプ電圧源17と25を省略し、これに
代えて各電圧源10,11,12の電圧をダイオードDA，DB，DC
を通じてクランプ回路16と24を構成するダイオード18,1
9,20と29,30,31に与え、電圧源10,11,12の中の最高電圧
Ｈ（第４図）と最低電圧Ｌ（第４図）を選択して自動的
にクランプ電圧として利用するように構成した場合を示
す。図は駆動回路を省略して示している。
１図で説明したクランプ電圧源17と25を省略し、これに
代えて各電圧源10,11,12の電圧をダイオードDA，DB，DC
を通じてクランプ回路16と24を構成するダイオード18,1
9,20と29,30,31に与え、電圧源10,11,12の中の最高電圧
Ｈ（第４図）と最低電圧Ｌ（第４図）を選択して自動的
にクランプ電圧として利用するように構成した場合を示
す。図は駆動回路を省略して示している。
なお、第１図の実施例では３値信号を出力する場合に
ついて説明したが、３値に限らず更に多くの多値信号を
生成するように構成することができる。
ついて説明したが、３値に限らず更に多くの多値信号を
生成するように構成することができる。
「発明の効果」 以上説明したように、この発明によれば各電圧源10,1
1,12の電圧V1，V2，V3をスイッチ回路13,14,15のオン、
オフ動作によって出力端子６に取り出す構成とし、抵抗
器の電圧降下によって多値電圧を生成する構造でないた
め電流消費量を少なくすることができる。
1,12の電圧V1，V2，V3をスイッチ回路13,14,15のオン、
オフ動作によって出力端子６に取り出す構成とし、抵抗
器の電圧降下によって多値電圧を生成する構造でないた
め電流消費量を少なくすることができる。
また抵抗器の電圧降下を利用して多値信号を生成する
ものでないから、出力端子６に浮遊容量が存在しても、
時定数回路が形成されない。
ものでないから、出力端子６に浮遊容量が存在しても、
時定数回路が形成されない。
この結果、立上がり及び立下りの速度が速い多値信号
を得ることができる。
を得ることができる。
また電圧源から各別に電圧を出力するから一つの電圧
源の電圧設定変更が他に影響を与えることがない。よっ
て単独で電圧の設定を行うことができる。更に電圧間の
遷移状態における動的特性に影響を与えない。
源の電圧設定変更が他に影響を与えることがない。よっ
て単独で電圧の設定を行うことができる。更に電圧間の
遷移状態における動的特性に影響を与えない。
第１図はこの発明の一実施例を示す接続図、第２図はそ
の動作を説明するための波形図、第３図はこの発明の変
形実施例を示す接続図、第４図は第３図の動作を説明す
るための波形図、第５図は従来の技術を説明するための
波形図、第６図は第５図の動作を説明するための波形図
である。 6:出力端子、10,11,12:電圧源、13,14,15:スイッチ回
路、16,24:クランプ回路、41,42:スイッチ制御回路、50
A,50B,50C:駆動回路、51,52,53:入力端子。
の動作を説明するための波形図、第３図はこの発明の変
形実施例を示す接続図、第４図は第３図の動作を説明す
るための波形図、第５図は従来の技術を説明するための
波形図、第６図は第５図の動作を説明するための波形図
である。 6:出力端子、10,11,12:電圧源、13,14,15:スイッチ回
路、16,24:クランプ回路、41,42:スイッチ制御回路、50
A,50B,50C:駆動回路、51,52,53:入力端子。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G01R 31/26 - 31/27
Claims (2)
- 【請求項１】A.ダイオードブリッジによって構成された
複数のスイッチ回路と、 B.この複数のスイッチ回路の各アノード共通接続点及び
カソード共通接続点のそれぞれに接続され、駆動信号に
よって同時にオン、オフ制御され、オンの状態で上記ス
イッチ回路を別々に導通状態に制御する複数のスイッチ
制御回路と、 C.上記スイッチ回路の上記アノード共通接続点及びカソ
ード共通接続点以外の他の接続点の一方に接続され、互
いに異なる電圧を発生する複数の電圧源と、 D.上記スイッチ回路の上記アノード共通接続点及びカソ
ード共通接続点以外の他の接続点の他方を共通接続して
導出した出力端子と、 E.上記スイッチ回路のアノード共通接続点に上記電圧源
が発生する電圧の中の最も低い電圧に等しいか更に低い
電圧を与える第１クランプ回路と、 F.上記スイッチ回路のカソード共通接続点に上記電圧源
が発生する電圧の中の最も高い電圧に等しいか更に高い
電圧を与える第２クランプ回路と、 によって構成したことを特徴とする多値駆動回路。 - 【請求項２】請求項１記載の多値駆動回路において、上
記出力端子にバッファ増幅器を接続し、このバッファ増
幅器を通じて上記多値信号を取り出す構成としたことを
特徴とする多値駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295530A JP2911038B2 (ja) | 1988-11-21 | 1988-11-21 | 多値駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295530A JP2911038B2 (ja) | 1988-11-21 | 1988-11-21 | 多値駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140676A JPH02140676A (ja) | 1990-05-30 |
| JP2911038B2 true JP2911038B2 (ja) | 1999-06-23 |
Family
ID=17821820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295530A Expired - Fee Related JP2911038B2 (ja) | 1988-11-21 | 1988-11-21 | 多値駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2911038B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124221B1 (en) | 1999-10-19 | 2006-10-17 | Rambus Inc. | Low latency multi-level communication interface |
| WO2003076958A1 (fr) | 2002-03-08 | 2003-09-18 | Advantest Corporation | Dispositif testeur a semi-conducteur |
| US7292629B2 (en) | 2002-07-12 | 2007-11-06 | Rambus Inc. | Selectable-tap equalizer |
| US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
| US6924660B2 (en) | 2003-09-08 | 2005-08-02 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
| US6980020B2 (en) | 2003-12-19 | 2005-12-27 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
| US7196567B2 (en) | 2004-12-20 | 2007-03-27 | Rambus Inc. | Systems and methods for controlling termination resistance values for a plurality of communication channels |
| US7439760B2 (en) | 2005-12-19 | 2008-10-21 | Rambus Inc. | Configurable on-die termination |
| WO2008079911A1 (en) | 2006-12-21 | 2008-07-03 | Rambus Inc. | Dynamic on-die termination of address and command signals |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792491B2 (ja) * | 1986-11-14 | 1995-10-09 | 日立電子エンジニアリング株式会社 | 電子デバイス駆動回路 |
-
1988
- 1988-11-21 JP JP63295530A patent/JP2911038B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02140676A (ja) | 1990-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2911038B2 (ja) | 多値駆動回路 | |
| JPH0328850B2 (ja) | ||
| WO2002065146A2 (en) | APPARATUS AND METHOD FOR DRIVING CIRCUIT PINS IN A CIRCUIT testing system | |
| JPH0252993B2 (ja) | ||
| EP0697766A1 (en) | Buffer circuit with wide dynamic range | |
| JPH02892B2 (ja) | ||
| US6774680B2 (en) | Comparator including a differential transistor pair and a diode arrangement | |
| US4083036A (en) | Arrangement for producing pulse-shaped signals | |
| JPH07169004A (ja) | プリアンプ回路装置 | |
| US6559706B2 (en) | Mixer circuitry | |
| JP3569099B2 (ja) | 波形生成回路および半導体試験装置 | |
| JP2966464B2 (ja) | 多値駆動回路 | |
| US6172551B1 (en) | Wide dynamic-range current switches and switching methods | |
| EP0347048A2 (en) | A CMOS differential driver | |
| JPH0650788Y2 (ja) | デジタル信号発生回路 | |
| JP2956911B2 (ja) | Ｉｃ試験装置 | |
| KR100668250B1 (ko) | 출력 신호 레벨을 스위칭하는 트리스테이트 회로 및 방법 | |
| JPH04334120A (ja) | Ｅｃｌ出力回路 | |
| WO2002099449A1 (en) | Apparatus and method for driving circuit pins in a circuit testing system | |
| JPH02140675A (ja) | 多値駆動回路 | |
| JPH0715250A (ja) | 増幅回路 | |
| JPH04310017A (ja) | スイッチ回路 | |
| JPS63187810A (ja) | 試験信号発生回路 | |
| JPH0823783B2 (ja) | クランプ回路 | |
| JPH0149206B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |