JP2908293B2 - デジタルフェーズロックドループ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタルフェーズロ
ックドループ回路に関し、特にＬＳＩ内部回路のクロッ
ク同期用に搭載するデジタルフェーズロックドループ回
路に関する。

【０００２】

【従来の技術】近年、ワークステーションやハイエンド
パーソナルコンピュータに搭載されるマイクロプロセッ
サの動作周波数は１００ＭＨｚを越え、さらに高速化の
動向にある。したがって、この種のマイクロプロセッサ
を用いるシステム設計においては、ＬＳＩ間のデータの
転送も１００ＭＨｚ以上の高速動作が要求されてきてい
る。このような高速動作に対応してこれらシステムに用
いられるＡＳＩＣ等のＬＳＩは、内部回路のクロック同
期用にフェーズロックドループ回路（以下ＰＬＬ）を搭
載する傾向にある。その第１の理由は、高速動作におい
て従来の低速動作では問題とならなかったクロックスキ
ューのためＬＳＩ間のデータ転送が不能となるという問
題が生じ、この対策のためＬＳＩ間の基準クロックの同
期をとるためである。すなわち、内蔵ＰＬＬを用いて各
々のＬＳＩの基準クロックの同期をとることにより、高
速のデータ転送が可能となる。第２の理由は、ＰＬＬの
逓倍機能を使用してＬＳＩ内部のクロック周波数をシス
テム基準クロック周波数の数倍に増加することにより内
部の処理速度を向上させるためである。また、システム
内の他の低速動作のＬＳＩとの共存させるのにも適して
いる。

【０００３】従来、この種のＰＬＬとしてはアナログ方
式（以下アナログ）とデジタル方式（以下デジタル）の
２種類が用いられてきた。

【０００４】従来のアナログＰＬＬをブロックで示す図
５を参照すると、この従来のアナログＰＬＬは、位相比
較器１０１と、チャージポンプ１０２と、ループフィル
タ１０３と、ボルテージコントロールドオシレータ（以
下ＶＣＯ）１０４と、分周器１０５とを備える。

【０００５】一般的な動作については公知であるので説
明は省略する。このアナログＰＬＬをＬＳＩに搭載する
場合の問題点は、アナログ電圧で制御されるＶＣＯ１０
４がＬＳＩ内部のノイズ等の影響を受け易いということ
である。公知のように、ＶＣＯはアナログ制御電圧の供
給に応答して発振周波数が変化する発振器である。した
がって、ＬＳＩに内蔵する場合、ＶＣＯを構成するトラ
ンジスタの電源電圧がＬＳＩ内部の他の回路の影響によ
り変動したり、ＶＣＯ制御信号線にノイズが混入したり
するとそれらがほんのわずかであってもＶＣＯの発振周
波数が変動しジッタの要因となるという問題があった。
このため、アナログＰＬＬはＬＳＩ内部に全ての構成要
素の搭載は困難で、アナログ部分であるループフィルタ
とＶＣＯをＬＳＩ外付けにする必要があった。

【０００６】デジタルＰＬＬは、ＶＣＯの代りにデジタ
ル回路素子から成るアップダウンカウンタと可変遅延回
路を用いることにより電源等のＬＳＩ内部の他の回路か
らのノイズ干渉による影響を大幅に緩和できる。公知の
ように、デジタル回路は、ノイズレベルが各回路を構成
するトランジスタのスレショルドレベルに達しない限り
誤動作することはない。したがって、ＬＳＩに容易に搭
載できる。

【０００７】従来のデジタルフェーズロックドループ回
路（デジタルＰＬＬ）をブロックで示す図５を参照する
と、この従来のデジタルＰＬＬは、基準クロックＣと帰
還信号ＦＯとの位相を比較し帰還信号ＦＯの進み／遅れ
に対応してアップ／ダウン信号Ｕ／Ｄを出力する位相比
較器１と、アップ／ダウン信号Ｕ／Ｄの供給に応答して
カウント値Ｎをアップ／ダウンするｎビットのアップダ
ウンカウンタ２と、基準クロックＣに付加する遅延値を
カウント値Ｎに比例して可変し出力信号Ｏ，帰還信号Ｆ
Ｏを出力するディレイ回路３１とを備える。

【０００８】次に、図６を参照して、従来のＰＬＬの動
作について説明すると、位相比較器１は、基準クロック
Ｃと帰還信号ＦＯの位相とを比較し、帰還信号ＦＯの位
相が進んでいればアップ信号Ｕ，遅れていればダウン信
号Ｄをそれぞれアップダウンカウンタ２に供給する。そ
の判定は、基準クロックＣの立上がりエッジにおける帰
還信号ＦＯの論理レベルのサンプリングにより行う。サ
ンプリング結果が″Ｈ″であればアップ信号Ｕ，″Ｌ″
であればダウン信号Ｄと判定する。アップダウンカウン
タ２はアップ信号Ｕの供給に応答してカウント値Ｎをア
ップし、ダウン信号Ｄの供給に応答してカウント値Ｎを
ダウンしてディレイ回路３１に供給する。ディレイ回路
３はカウント値Ｎに比例して遅延値を可変し、基準クロ
ックＣに付加することにより出力信号Ｏすなわち帰還信
号ＦＯの位相を変化させる。すなはちカウント値Ｎが小
さくなると上記遅延値は小さくなり、カウンタ値Ｎが大
きくなると上記遅延値が大きくなる。

【０００９】例えば、基準クロックＣに対して帰還信号
ＦＯの位相が進んでいれば、位相比較器１はアップ信号
Ｕを出力し、アップダウンカウンタ２はカウント値Ｎを
アップすなわち増加する。カウンタ値Ｎの増加にしたが
いディレイ回路３１は基準クロックＣに付加する遅延値
を増加し、その結果帰還信号ＦＯの位相が遅れ基準クロ
ックＣとの位相差は小さくなる。

【００１０】反対に、基準クロックＣに対して帰還信号
ＦＯの位相が遅れていれば、位相比較器１はダウン信号
Ｄを出力し、アップダウンカウンタ２はカウント値Ｎを
ダウンすなわち減少する。カウンタ値Ｎの低減にしたが
いディレイ回路３１は基準クロックＣに付加する遅延値
を減少し、その結果帰還信号ＦＯの位相が進み基準クロ
ックＣとの位相差は小さくなる。

【００１１】以上の動作を反復することによって基準ク
ロックＣと帰還信号ＦＯとの位相差は減少し最終的に上
記位相差はディレイ回路３１の遅延値の最小可変単位す
なわち遅延ステップ値より小さくなる。すると、位相比
較結果はアップ／ダウンを繰り返すようになり位相同期
（ロック）状態となる。

【００１２】上述のように、デジタルＰＬＬは全てデジ
タル回路により構成されているので、ジッタ等の性能低
下要因となるノイズによる干渉を受難く、したがってＬ
ＳＩに容易に搭載できる。

【００１３】しかし、このデジタルＰＬＬは基準クロッ
クに所要の遅延を付加する回路構成であるため外部基準
クロックと同一の周波数の出力信号しか得られず、上述
の逓倍機能は有していない。したがって、ＬＳＩ内部の
クロックとの位相同期用として使用する他に、高速化等
のため上記周波数の数倍の周波数のクロックを必要とす
る場合には別に逓倍回路を設ける必要があった。

【００１４】

【発明が解決しようとする課題】上述した従来のデジタ
ルフェーズロックドループ回路は、基準クロックに所要
の遅延を付加する回路構成から外部基準クロックと同一
の周波数の出力信号しか得られないので、上記外部基準
クロック周波数の数倍の周波数のクロックを必要とする
場合には別に逓倍回路を設ける必要があるという欠点が
あった。

【００１５】

【課題を解決するための手段】本発明のデジタルフェー
ズロックドループ回路は、基準クロック信号と第１の帰
還信号との位相比較を行い前記基準クロック信号に対す
る前記第１の帰還信号の進みおよび遅れの各々に対応し
てアップ信号およびダウン信号をそれぞれ出力する第１
の位相比較回路と、前記アップ信号，ダウン信号の供給
に応答してそれぞれアップおよびダウン計数を行い第１
の計数値を出力するアップダウンカウンタと、前記第１
の計数値に比例した第１の遅延値を生成して前記基準ク
ロック信号に付加し前記第１の帰還信号を生成する第１
の遅延回路とを備える第１のループ回路と、前記基準ク
ロック信号をアップ計数し第２の計数値を出力するアッ
プカウンタと、前記第２の計数値に比例した第２の遅延
値を生成して前記基準クロック信号に付加し第２の帰還
信号を生成する第２の遅延回路と、前記基準クロック信
号と前記第２の帰還信号との位相比較を行い位相比較信
号を生成する第２の位相比較回路と、前記位相比較信号
対応の演算値の供給に応答して前記基準クロック信号の
１周期の１／２Ｎ（Ｎは２以上の正の整数）ずつ位相を
ずらしたＮ−１個の移相信号を生成する移相信号生成回
路とを備える第２のループ回路と、前記第１の帰還信号
と前記Ｎ−１個の移相信号との論理演算を行い前記基準
クロック信号の周波数のＮ倍の周波数の出力信号を生成
する論理演算回路とを備えて構成されている。

【００１６】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図６と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のデジタルフェーズロックドループ回
路（以下ＰＬＬ）は、従来のデジタルＰＬＬと同一構成
すなわち位相比較回路１とアップダウンカウンタ２とデ
ィレイ回路３１とを含み基準クロックＣと同期した帰還
信号Ｆ１を生成する第１ループ１１と、帰還信号Ｆ１に
対して位相を１／４周期ずらした遅延信号Ｄ２を生成す
る第２ループ１２と、帰還信号Ｆ１および遅延信号Ｄ２
の排他的論理和（ＥＸＯＲ）をとり２逓倍の出力信号Ｏ
２を生成するＥＸＯＲ回路１０とを備える。

【００１７】第２ループ１２は、基準クロックＣをカウ
ントしてカウント値ＮＵを出力するｎビットのアップカ
ウンタ４と、基準クロックＣと帰還信号Ｆ２とを比較し
比較結果が信号Ｆ２の進み対応のアップ信号から遅れ対
応のダウン信号に切替ったとき初回，次回にそれぞれラ
ッチ信号ＲＡ，ＲＢを出力する位相比較回路５と、ラッ
チ信号ＲＡ，ＲＢの各々の供給に応答してカウント値Ｎ
Ｕをそれぞれラッチし保持信号Ａ，Ｂを出力するラッチ
回路６，７と、保持信号Ａ，Ｂの供給を受け基準クロッ
クＣから１／４周期分遅延に必要な演算（Ｂ−Ａ）／４
を行い演算値Ｅを出力する演算回路８と、第１ループ１
１のアップダウンカウンタのカウント値Ｎと演算値Ｅと
を加算し加算値Ｓを出力する加算回路９と、加算値Ｓ，
カウント値ＮＵの各々に比例する遅延値を生成し基準ク
ロックＣに付加してそれぞれ遅延信号Ｄ２および帰還信
号Ｆ２を出力するディレイ回路３１，３２とを備える。

【００１８】次に、図１を参照して本実施の形態の動作
について説明すると、まず、第１ループ１１の動作は従
来と同一の動作を行い帰還信号Ｆ１を出力する。同時に
対応カウント値Ｎを加算器９に出力する。第２ループ１
２の位相相比較器５は、基準クロックＣと帰還信号Ｆ２
の位相とを比較し、位相比較器１と同様、基準クロック
Ｃの立上がりエッジにおける帰還信号Ｆ２の論理レベル
のサンプリングにより帰還信号Ｆ２の位相の進み遅れを
判定し、それぞれ対応するアップ信号，ダウン信号を生
成する。最初は、アップカウンタ４のカウント値は０で
あり帰還信号Ｆ２の位相が進んでいるのでアップ信号を
生成している。一方、アップカウンタ４は基準クロック
Ｃの供給に応答してカウント値ＮＵを増加し、カウント
値ＮＵの増加にしたがってディレイ回路３３は遅延値を
増加し帰還信号Ｆ２の位相を遅らせる。その結果、位相
比較回路５の位相比較結果が遅れ、それまで生成してい
たアップ信号がある時点でダウン信号に切替る。位相比
較回路５はこのアップ信号からダウン信号への切替時に
ラッチ信号ＲＡを出力する。このラッチ信号ＲＡの供給
に応答してラッチ回路６はカウント値ＮＵをラッチす
る。

【００１９】さらに位相比較回路５の位相比較動作を反
復すると、カウント値ＮＵの増大にともなって帰還信号
Ｆ２がさらに遅れ、この遅れの基準クロックＣから約半
周期の時点で比較結果がアップ信号となり、さらに遅れ
て１周期に達すると比較結果が再度アップ信号からダウ
ン信号に切替る。位相比較回路５はこの２回目のアップ
信号からダウン信号への切替時にラッチ信号ＲＢを出力
する。このラッチ信号ＲＡの供給に応答してラッチ回路
７はカウント値ＮＵをラッチする。

【００２０】演算回路８は、ラッチ回路６，７の各々の
カウント値ＮＵ対応の保持信号Ａ，Ｂの供給を受け、基
準クロックＣから１周期分遅延に必要なカウント値対応
の演算（Ｂ−Ａ）を行いこれを１／４倍して１／４周期
対応の修正カウント値である演算値Ｅを出力する。加算
器９はカウント値Ｎと演算値Ｅとを加算し加算値Ｓをデ
ィレイ回路３２に供給する。ディレイ回路３２は加算値
Ｓに比例する遅延を基準クロックＣに付加し遅延信号Ｄ
２を出力する。

【００２１】本実施の形態の帰還信号Ｆ１，Ｆ２および
出力信号Ｏのタイミング関係を示すタイムチャートであ
る図２を併せて参照すると、遅延信号Ｄ２は帰還信号Ｆ
１より１／４周期遅延している。ＥＸＯＲ回路１０は、
これら帰還信号Ｆ１および遅延信号Ｄ２の供給に応答し
てこれら信号Ｆ１，Ｄ２の排他的論理和である２逓倍の
出力信号Ｏ２を出力端子ＴＯに出力する。

【００２２】次に、４逓倍の出力信号を発生する本発明
の第２の実施の形態を図１と共通の構成要素は共通の文
字を付して同様にブロックで示す図３を参照すると、本
実施の形態の前述の第１の実施の形態との相違点は、２
逓倍対応の第２ループ１２の代りに４逓倍対応の第２ル
ープ１３を、２入力のＥＸＯＲ回路１０の代りに４入力
のＥＸＯＲ回路１０Ａをそれぞれ備えることである。

【００２３】第２ループ１３は、第１の実施例と共通の
アップカウンタ４と、位相比較回路５と、ラッチ回路
６，７と、加算回路９と、ディレイ回路３２，３３とに
加えて、演算回路８の代りに保持信号Ｂ，Ａの減算値Ｂ
−Ａを１／８して加算値Ｇを出力する加算器８Ａと、演
算値Ｇと加算回路９の出力の加算値Ｓとを加算し加算値
Ｔを出力する加算器１４と、演算値Ｇと加算値Ｔとを加
算し加算値Ｖを出力する加算器１５と、加算値Ｔ，Ｖの
各々に比例する遅延値を生成し基準クロックＣに付加し
てそれぞれ遅延信号Ｄ３，Ｄ４を出力するディレイ回路
３４，３５とを備える。

【００２４】図３および本実施の形態の各信号のタイミ
ング関係を示す図４を参照して本実施の形態の動作につ
いて第１の実施の形態との相違点を重点に説明すると、
第２ループ１３の演算回路８Ａは、保持値Ａ，Ｂの供給
に応答して１／８周期遅延に対応する演算（Ｂ−Ａ）／
８を実行し演算値Ｇを出力する。加算器９１４，１５の
各々は演算値Ｇとカウント値Ｎ，加算値Ｓ，Ｔとをそれ
ぞれ加算し加算値Ｓ，Ｔ，Ｖを出力してそれぞれディレ
イ回路３２，３４，３５にに供給する。ディレイ回路３
２，３４，３５はこれら加算値対応の遅延を基準クロッ
クＣに付加しそれぞれ基準クロックＣから１／８，２／
８，３／８周期ずつ遅延した遅延信号Ｄ２，Ｄ３，Ｄ４
を出力する。ＥＸＯＲ回路１０Ａは、これら帰還信号Ｆ
１および遅延信号Ｄ２，Ｄ３，Ｄ４の供給に応答してこ
れら信号Ｆ１，Ｄ２，Ｄ３，Ｄ４の排他的論理和である
４逓倍の出力信号Ｏ４を出力端子ＴＯに出力する。以上
本発明の実施の形態を説明したが、本発明の主旨を損な
わぬ限りこれらに限定されないことは明らかである。た
とえば、出力信号を３逓倍とする場合は、第２ループ内
の演算回路は、（Ｂ−Ａ）／６の演算結果から、位相を
１／６，２／６それぞれずらした２つの信号を生成し、
ＥＸＯＲ回路で３逓倍の出力を得ることも本発明の範囲
内であることは明らかである。

【００２５】

【発明の効果】以上説明したように、本発明のデジタル
フェーズロックドループ回路は、第１の帰還信号を生成
する第１のループ回路と、第２の計数値を出力するアッ
プカウンタと、第２の計数値から第２の帰還信号を生成
する第２の遅延回路と、第２の位相比較回路の位相比較
信号対応の演算値の供給に応答して１／２Ｎ周期ずつ位
相をずらしたＮ−１個の移相信号を生成する移相信号生
成回路とを備える第２のループ回路と、上記第１の帰還
信号と移相信号との論理演算を行う論理演算回路とを備
え、基準クロックに同期するとともにそのＮ倍の周波数
の出力信号を供給できるという効果がある。

【図面の簡単な説明】

【図１】本発明のデジタルフェーズロックドループ回路
の第１の実施の形態を示すブロック図である。

【図２】本実施の形態のデジタルフェーズロックドルー
プ回路における動作の一例を示すタイムチャートであ
る。

【図３】本発明のデジタルフェーズロックドループ回路
の第２の実施の形態を示すブロック図である。

【図４】本実施の形態のデジタルフェーズロックドルー
プ回路における動作の一例を示すタイムチャートであ
る。

【図５】従来のアナログ方式のフェーズロックドループ
回路の一例を示すブロック図である。

【図６】従来のデジタルフェーズロックドループ回路の
一例を示すブロック図である。

【符号の説明】

１，５ 位相比較器 ２ アップダウンカウンタ ４ アップカウンタ ６，７ ラッチ回路 ８，８Ａ 演算回路 ９，１４，１５ 加算回路 １０，１０Ａ ＥＸＯＲ回路 １１ 第１ループ １２，１３ 第２ループ ３１，３２，３３，３４，３５ 遅延回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 基準クロック信号と第１の帰還信号との
   位相比較を行い前記基準クロック信号に対する前記第１
   の帰還信号の進みおよび遅れの各々に対応してアップ信
   号およびダウン信号をそれぞれ出力する第１の位相比較
   回路と、前記アップ信号，ダウン信号の供給に応答して
   それぞれアップおよびダウン計数を行い第１の計数値を
   出力するアップダウンカウンタと、前記第１の計数値に
   比例した第１の遅延値を生成して前記基準クロック信号
   に付加し前記第１の帰還信号を生成する第１の遅延回路
   とを備える第１のループ回路と、 前記基準クロック信号をアップ計数し第２の計数値を出
   力するアップカウンタと、前記第２の計数値に比例した
   第２の遅延値を生成して前記基準クロック信号に付加し
   第２の帰還信号を生成する第２の遅延回路と、前記基準
   クロック信号と前記第２の帰還信号との位相比較を行い
   位相比較信号を生成する第２の位相比較回路と、前記位
   相比較信号対応の演算値の供給に応答して前記基準クロ
   ック信号の１周期の１／２Ｎ（Ｎは２以上の正の整数）
   ずつ位相をずらしたＮ−１個の移相信号を生成する移相
   信号生成回路とを備える第２のループ回路と、 前記第１の帰還信号と前記Ｎ−１個の移相信号との論理
   演算を行い前記基準クロック信号の周波数のＮ倍の周波
   数の出力信号を生成する論理演算回路とを備えることを
   特徴とするデジタルフェーズロックドループ回路。
2. 【請求項２】 前記第２の位相比較回路が、前記基準ク
   ロック信号と前記第２の帰還信号とを比較し前記位相比
   較信号が前記第２の帰還信号の進み状態から遅れ状態に
   切替ったときの初回および次回にそれぞれ第１，第２の
   ラッチ信号を出力するラッチ信号発生回路を備え、 前記移相信号生成回路が、前記第１，第２のラッチ信号
   の各々の供給に応答して前記第２の計数値をそれぞれラ
   ッチし第１，第２の保持信号を出力する第１，第２のラ
   ッチ回路と、 前記第１，第２の保持信号の供給に応答して予め定めた
   演算を実行し第１の演算値を出力する演算回路と、 前記第１の演算値と前記第１の計数値とを加算し第１の
   加算値を出力する第１の加算回路と、 前記第１の加算値に比例した第２の遅延値を生成して前
   記基準クロック信号に付加し第１の移相信号を生成する
   第３の遅延回路とを備えことを特徴とする請求項１記載
   のデジタルフェーズロックドループ回路。
3. 【請求項３】 前記論理演算回路が、前記第１の帰還信
   号と前記Ｎ−１個の移相信号との排他的論理和演算を行
   う排他的論理和回路を備えることを特徴とする請求項１
   記載のデジタルフェーズロックドループ回路。
4. 【請求項４】 前記移相信号生成回路が、前記第１，
   第２の保持信号の供給に応答して予め定めた演算を実行
   し第２の演算値を出力する第２の演算回路と、 前記第２の演算値と前記第１の計数値とを加算し第１の
   加算値を出力する第１の加算回路と、 前記第１の加算値と前記第２の演算値とを加算し第２の
   加算値を出力する第２の加算回路と、 前記第２の加算値と前記第２の演算値とを加算し第３の
   加算値を出力する第３の加算回路と、 前記第１，第２および第３の加算値の各々に比例した第
   ２，第３，第４の遅延値を生成して前記基準クロック信
   号に付加しそれぞれ第１第２，第３の移相信号を生成す
   る第３，第４，第５の遅延回路とを備えことを特徴とす
   る請求項２記載のデジタルフェーズロックドループ回
   路。