JP2905884B2 - セルトラヒック監視装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パケット通信に利用する。本発明はパケッ
ト通信網の中で転送されるセレ（この明細書では固定長
のパケットを「セル」という）のトラヒックを監視する
技術に関する。

本発明は、あらかじめ契約されたトラヒックを越えて
セルが送信されたときに、契約違反としてそのセルを廃
棄するポリシング（Policing,警察行為）に利用する。

〔従来の技術〕

パケット通信網では、一つの中継点に一時に多数のセ
ルが集中的に到来すると円滑な運用ができなくなる。こ
のためパケット通信網を運用する通信業者は利用者との
契約の中で、 利用者は連続するｍセル時間内にｎ個のセルを越えて
セルの送信をしないこと、 通信業者はこれに違反して送信されたセルを廃棄する
こと を利用契約の条件とすることが行われる。たとえばｍ＝
５、ｎ＝３とすると、連続する５セル時間内に３セルま
で送信できるが、これを越えてセルを送信するとそのセ
ルは廃棄されることになる。このための監視および廃棄
はポリシングといわれ、パケット通信網の入口で自動的
にかつ継続的に実行される。

第４図は従来例装置のブロック構成図である。この回
路は本願出願人から特許出願（特願平２−130464号、本
願出願時において未公開）されている。この第３図に示
す回路は、連続する５セル時間に３セルまで送信できる
が４セル以上は許されないように監視する回路である。

第４図では端子１に被監視信号が入力する。セル検出
回路２はこの被監視信号に同期しその信号中に有効セル
があると検出出力を送出する。遅延回路３はこの検出出
力を入力とし、この遅延回路３はシフトレジスタにより
構成され、図外のクロック信号により１セル時間毎に１
段づつ図の右方向にシフトされる。すなわちこの遅延回
路３はその入力がｍセル時間後に遅延出力に送出され
る。アップダウン・カウンタ４の加算入力にはセル検出
回路２の検出出力が入力し、その減算入力には前記遅延
回路３の遅延出力が入力する。閾値保持回路５は契約に
より設定された閾値ｎを保持する。この閾値ｎと上記ア
ップダウン・カウンタ４の内容Ｓとを比較し、 Ｓ＞ｎ ならば禁止出力を端子７に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。

このように構成された回路ではアップダウン・カウン
タ４には、過去のｍセル時間に検出されたセルの数が記
憶されることになり、これが設定された閾値ｎを越える
と禁止出力が端子７に送出される。端子７に禁止出力が
送出されると、図外の回路で伝送路上でいま検出された
セルは廃棄される。そのセルは廃棄されたのであるか
ら、カウンタ４の第一段の値は判定出力によりクリアさ
れる。

ここで、上記のようにｍおよびｎについて契約条件が
設定されるだけでなく、大きい値Ｔセル時間にＸセルを
越えずしかもこれが平均的に分散することを条件として
設定することが行われる。Ｔの値はたとえば数万、Ｘの
値はたとえば数百である。このような条件を設定するこ
とは用意する伝送路の多重度を小さくするために通信業
者にとってきわめて有利である。

〔発明が解決しようとする課題〕

この従来例装置は、連続する任意の位相ついてセル時
間ｍにわたるセル数を監視できる優れた回路であるが、
セル時間ｍはシフトレジスタの段数で決まる。したがっ
て上述のようにｍの値としてきわめて大きい値が設定さ
れても、ｍ段のシフトレジスタを用意しなければならな
いからハードウエアが大きくなる欠点がある。ｍの値が
１万を越えるようなときには、ハードウエアの規模は現
実的ではなくなる。

第５図は横軸にｍの値をとり、縦軸に必要なハードウ
エア量をビット数で示す図である。パラメタとしてVPI
（Virtual Path Identifier:バーチャルパス番号）の数
がそれぞれ1000、2000、4000の場合について示す。VPI
とは各セルのヘッダに付された仮想経路別の識別番号で
あって、上記第４図の例に示すように一つの端末につい
て送信セルを監視する場合には必ずしもVPIによる区分
けは必要でないが、中間の中継ノードで複数の端末から
送信され複数の端末に当たるセルの監視を行う場合には
VPIによる識別が必要である。第５図からわかるように
ｍの値を数万とすると、セル監視装置のために百万ビッ
ト前後のハードウエアを必要とすることになって現実的
な装置を設計することはできなくなる。

さらに、この従来例装置では大きいｍの値（この明細
書ではＴと表示する）および大きいｎの値（この明細書
ではＸと表示する）について平均的に分散するように契
約条件が設定される場合には合理的に対応することがで
きない。

本発明はこれを改良するもので、ｍのきわめて大きい
値についても小さいハードウエアで簡単に対応できるセ
ルトラヒック監視装置を提供するとともに、ｍの小さい
値についても併せて監視することができるセルトラヒッ
ク監視装置を提供することを目的とする。

さらに本発明は、Ｔセル時間にＸセルを送信すること
を許容ししかも平均的に分散することを契約条件とする
場合にも対応できるセルトラヒック監視装置を提供する
ことを目的とする。

〔課題を解決するための手段〕

本発明の装置は、ｍセル時間（ｍは２以上の整数）に
わたるセル検出出力の数を監視するに併せて、セル検出
回路の検出出力を加算入力としＴセル時間にＸセルの送
信を許容するときの平均セル検出率（X/T）を減算定数
として周期的に減算入力とする第二のカウンタ回路を設
け、この第二のカウンタ回路の計数値について、第二の
閾値（Ｎ）と比較判定することを特徴とする。

平均セル検出率（X/T）は必ずしも整数にならないか
ら、第二のカウンタ回路の加算入力および減算入力に与
える減算定数をＴ倍すると、第二のカウンタ回路の計数
値はつねに整数となる。

また第二のカウンタ回路の加算入力にはｍセル時間毎
に第一のカウンタ回路の計数値を入力する構成とするこ
とができる。その場合には平均セル検出率はｍセル時間
当たりの平均セル検出率になる。

〔作用〕

第二のカウンタ回路は非負演算回路（負の値にはなら
ず減算は零までで止まる回路）である。この第二のカウ
ンタ回路は一定周期で平均セル検出率（X/T）を減算定
数として減算されている。したがって、この第二のカウ
ンタ回路の加算入力にセル検出回路の検出出力を与え、
その計数値があらかじめ設定した閾値（Ｎ）を越えない
ことを監視する。この閾値Ｎは上記一定周期が１セル時
間であり、減算定数が１セル時間当たりの平均セル検出
率X/Tであるとき、 Ｘ−X²/T である。

〔実施例〕

第１図は本発明第一実施例装置のブロック構成図であ
る。この実施例装置では、被監視信号は端子１に入力す
る。この被監視信号に同期しその信号中の有効セルの有
無を検出するセル検出回路２を備える。セルクロック信
号は端子10に入力する。このセルクロック信号はセル時
間毎に１パルスが到来するクロック信号である。

このセル検出回路２の検出出力には有効セルが検出さ
れると「１」が送出され、有効セルの検出がないときに
は「０」が送出される。この検出出力を入力とし１セル
時間毎に右方にシフトする第一の遅延回路であるシフト
レジスタ３と、同じくこの検出出力を加算入力としシフ
トレジスタ３のｍ段目からシフトアウトされる遅延出力
を減算入力とする第一のカウンタ回路４とを備える。さ
らに、ｍセル時間にわたる閾値（ｎ）を保持する第一の
閾値保持回路５と、この第一の閾値保持回路が保持する
閾値（ｎ）と前記第一のカウンタ回路４の計数値とを比
較し第一の判定出力を送出する第一の比較判定回路６と
を備える。

ここで、本発明のセルトラヒック監視装置の特徴とし
て、第二のカウンタ回路41を設ける。この第二のカウン
タ回路41の加算入力にはセル検出回路２の検出出力が与
えられる。またこの第二のカウンタ回路41の減算入力に
は、あらかじめ定められた減算定数である１セル時間当
たりの平均セル検出率（X/T）が減算定数保持回路14か
ら１セル時間毎に与えられる。さらに、第二の閾値
（Ｎ）を保持する第二の閾値保持回路51と、この第二の
第二の閾値保持回路51が保持する閾値（Ｎ）と第二のカ
ウンタ回路41の計数値とを比較判定し第二の判定出力を
送出する第二の比較判定回路61とを備える。この第一の
判定出力と第二の判定出力は論理和回路11により論理和
が演算され端子７に送出される。端子７の信号は図外の
装置で処理され、そのときそのノードに到来し、いま検
出されたセルは中継されることなく廃棄される。この処
理は１セル時間内に実行され、そのセルは廃棄されたの
だから、端子７の判定出力が送出されたときにシフトレ
ジスタ３の第一段の値「１」はクリアされる。

第一のカウンタ回路４および第二のカウンタ回路41は
ともに非負演算回路である。すなわち計数値は零を越え
て負の値になることはなく、零を限度とするように構成
される。

この装置では、カウンタ回路４にはシフトレジスタ３
にある「１」の数の和、つまり過去ｍセル時間にわたり
検出された有効セルの数と等しい数が計数値として保持
されている。一方、カウンタ回路41には平均セル検出率
を周期的に減算した残りの値が計数値として保持されて
いる。この値が閾値Ｎを越えたときにその送信セルは契
約条件に違反して送信されたことになり、第二の比較判
定回路61で検出されて廃棄される。

第二のカウンタ回路41のように一定周期毎に減算定数
を減算し、その残りを計数値とするものはちょうどバケ
ツに孔があいていて水が漏れる状態と等しいので、一般
にリーキーバケット（漏れるバケツ）方式という。

第２図は上記第一実施例の変形であり、第二のカウン
タ回路41の内容がかならず整数になるように配慮した装
置である。すなわち第二のカウンタ回路41の加算入力に
入力をすべきＴ倍にする乗算回路17を設け、減算定数も
Ｔ倍してＸとしたものである。比較判定するための閾値
Ｎも同様にＴ倍される。

第３図は本発明第二実施例装置のブロック構成図であ
る。この例は第二のカウンタ回路41の加算入力を第一の
カウンタ回路４の計数値とする。第一のカウンタ回路４
には過去ｍセル時間にわたり検出された有効セルの数が
蓄積されているから、ｍセル時間毎に（１セル時間では
ない）これを第二のカウンタ回路41に加算することによ
り、ｍセル時間毎に第二のカウンタ回路41の加算入力に
与えられる数は第一実施例と等しくなる。減算定数につ
いても、ｍセル時間毎に与えられることになるから、第
一実施例の減算定数をｍ倍したｍセル時間当たりの平均
セル検出率（mX/T）となる。第二のカウンタ回路41の制
御クロック信号は、端子10のセルクロック信号を分周回
路９によりｍ分周したクロック信号となる。閾値Ｎは第
一実施例の閾値と同様である。

この第二実施例装置の構成では第一のカウンタ回路４
は１セル時間毎に動作するが、第二のカウンタ回路41は
ｍセル時間毎に動作するのでそれだけ低速のハードウエ
アで構成することができる。また消費電力が小さくなる
利点がある。しかし監視区間はｍセル毎になるから１セ
ル毎に行う場合より粗くなる。

上記各実施例装置について、シフトレジスタ３、カウ
ンタ回路４および41はそれぞれハードウエアにより構成
するように説明したが、これらのシフトレジスタ３、カ
ウンタ回路４および41は、一つのメモリ（RAM）、プロ
グラム制御回路（CPU）およびプログラムを記憶させる
メモリ（ROM）を組み合わせたファームウエアにより同
様の機能の回路を実現することができる。さらに閾値保
持回路５および51、比較判定回路６および61もそのファ
ームウエアに組み込むことができる。これらのメモリお
よびCPUは一般に量産されているハードウエアを用いて
容易にかつ安価に構成することができる。

ファームウエアによりこれを実現する場合には、第１
図ないし第３図に例示する回路の複数を少数のメモリお
よびプログラム制御回路の組み合わせの中に同時に構成
することができる。これは、多数のVPIについて並列的
なポリシングを必要とする通信網内のノードに設ける装
置としてきわめて有用である。

〔発明の効果〕

以上説明したように、本発明によれば監視すべき条
件、ｍセル時間内にｎセルまで許容されるという条件で
ｍをきわめて大きい値に設定して長時間の監視を行う場
合にも、その値に比例してハードウエア量が大きくなる
ようなことはなく、現実的な小さいハードウエアで簡単
に実現することができるとともに、Ｔセル時間に平均的
にＸセルを越えて送信しないとする平均率による契約条
件についても、合理的に対応するセルトラヒック監視装
置を実現することができる。

【図面の簡単な説明】

第１図は本発明第一実施例装置のブロック構成図。 第２図は本発明第一実施例装置の変形装置を示すブロッ
ク構成図。 第３図は本発明第二実施例装置のブロック構成図。 第４図は従来例装置のブロック構成図。 第５図はｍの値に対するハードウエア量の増大を説明す
る図。 １…被監視信号が入力する端子、２…セル検出回路、３
…遅延回路としてのシフトレジスタ、４…第一のカウン
タ回路、５…第一の閾値保持回路、６…第一の比較判定
回路、７…判定出力が送出される端子、９…分周回路、
10…セルクロック信号が入力する端子、11…論理和回
路、14…減算定数保持回路、41…第二のカウンタ回路、
51…第二の閾値保持回路、61…第二の比較判定回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−183938（ＪＰ，Ａ) 特開 平１−183939（ＪＰ，Ａ) 特開 平４−25255（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/28 H04L 12/56

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】被監視信号に同期しその信号中の有効セル
   の有無を検出するセル検出回路（２）と、 このセル検出回路（２）の検出出力を入力としｍセル時
   間後に遅延出力を送出する遅延回路（３）と、 前記セル検出回路（２）の検出出力を加算入力とし前記
   遅延出力を減算入力とする第一のカウンタ回路（４）
   と、 ｍセル時間にわたる閾値（ｎ）を保持する第一の閾値保
   持回路（５）と、 この第一の閾値保持回路が保持する閾値（ｎ）と前記第
   一のカウンタ回路（４）の計数値とを比較し第一の判定
   出力を送出する第一の比較判定回路（６）と を備えたセルトラヒック監視装置において、 前記第一のカウンタ回路（４）の計数値を加算入力と
   し、ｍセル時間当たりの平均セル検出率（Xm/T）を周期
   的に減算入力としてｍセル時間毎にその入力が実行され
   る第二のカウンタ回路（41）と、 Ｔセル時間（Ｔ＞ｍ）にわたる閾値（Ｎ）を保持する第
   二の閾値保持回路（51）と、 この第二の閾値保持回路が保持する閾値（Ｎ）と前記第
   二のカウンタ回路（41）の計数値とを比較し第二の判定
   出力を送出する第二の比較判定回路（61）と を備えたことを特徴とするセルトラヒック監視装置。
2. 【請求項２】前記第一の判定出力と前記第二の判定出力
   との論理和を演算する論理和回路（11）を備えた請求項
   １記載のセルトラヒック監視装置。