JP2888878B2

JP2888878B2 - 半導体装置

Info

Publication number: JP2888878B2
Application number: JP25525289A
Authority: JP
Inventors: 信吉見
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-10-02
Filing date: 1989-10-02
Publication date: 1999-05-10
Anticipated expiration: 2014-05-10
Also published as: JPH03119764A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、絶縁膜上に積層された半導体膜に形成さ
れる半導体装置に関し、特に高性能化の向上に関する。

（従来の技術）絶縁膜上に形成された半導体膜（SOI膜）に形成され
た電界効果トランジスタ（FET）例えばMOS型トランジス
タとしては、例えば第９図に示すような構造のものがあ
る。

第９図において、半導体基板として例えばシリコン基
板１上には、絶縁膜２が形成され、この絶縁膜２上には
薄膜化されて素子形成領域となるSOI膜３が形成されて
いる。

SOI膜３には、所定の距離だけ離間して例えばn⁺型の
不純物領域からなるソース領域４及びドレイン領域５が
形成されている。これらの両領域に挟まれてSOI膜３に
形成されるＰ型のチャネル領域６上には、ゲート絶縁膜
７を介して例えば多結晶シリコン膜からなるゲート電極
８が形成されている。また、ソース領域４及びドレイン
領域５には、表面を被覆する絶縁膜９を開口してそれぞ
れ電極配線10が形成されている。

このようなSOI構造のFETにあっては、SOI膜３を1000
Å程度の厚さに薄膜化することによって、多くの特性改
善が得られることが報告されている（文献「M.Yoshimi
他、IEDM,Technical Digest,P640,1987）。

しかしながら、SOI膜の膜厚が薄膜化するにともなっ
て、ドレイン電流がドレイン電圧とともに急激に増大す
るドレイン破壊が発生し易くなっていた。また、このド
レイン破壊は、Ｎ型のトランジスタにおいて顕著に表わ
れるため、電源電圧が制約されるといった不都合を招い
ていた。

ドレイン領域で発生してチャネル領域を介してソース
領域に移動しようとする正孔は、チャネル領域のSOI膜
とソース領域とのPN接合における価電子帯に生じるエネ
ルギー障壁により、ソース領域への移動が妨げられる。
これにより、移動が妨げられた正孔は、ソース領域とチ
ャネル領域とのPN接合領域近傍に蓄積され、このPN接合
が順方向にバイアスされる。このため、ドレイン領域に
注入される電子が増大して、ドレイン領域とチャネル領
域との接合領域の電界が増大し、ドレイン破壊が引き起
こされていた。

また、ドレイン領域の深さはSOI膜の膜厚と同等とな
るので、SOI膜の薄膜化とともにドレイン領域における
チャネル領域との接合面の曲率が鋭くなり、これによ
り、電界が集中し易くなり、ドレイ近傍の電界が増大す
る。

さらに、Ｎチャネルのトランジスタにあっては、ドレ
イン領域にイオン注入されたｎ型の不純物がSOI膜中で
横方向に拡散して、チャネル領域との接合面近傍の不純
物濃度が高くなるため、ドレイン破壊が生じ易くなって
いた。

これらの対策としては、ドレイン構造を従来から知ら
れているLDD（Lightly-Doped Drain）構造とすることに
より、ドレイン電界を緩和して、ドレイン耐圧を向上さ
せることが可能となる。しかしながら、その効果は十分
ではなく、より一層の向上が必要であった。

一方、SOI構造のFETにあっては、そのしきい値電圧が
ゲート電極材料とチャネル領域のSOI膜との仕事関係差
によってほぼ一義的に決まることが、文献「吉見他、電
子情報通信学会論文誌、Ｃ−2,Vol.J72−Ｃ−2:No.5、
p.510」等により従来から知られている。したがって、
プロセス的に安定したしきい値電圧が得られる。

第10図は、代表的な３種類のゲート電極材料を用いた
際のＮチャネル及びＰチャネルFETのしきい値電圧を示
す図である。同図に示すしきい値電圧は、SOI膜がＰ型
の不純物を10¹⁵cm^-3程度の含み、膜厚が500Å程度での
値である。

第10図において、最も一般的に用いられているリンド
ープ（N⁺）ポリシリコンを用いた場合には、第10図から
明らかなように、ＮチャネルFETではデプリーション型
となる。このため、CMOS回路では十分な論理振幅が得ら
れないという不都合が生じていた。

そこで、SOI膜にＰ型の不純物を10¹⁷cm^-3程度に導入
すれば、ＮチャネルFETではエンハンスメント型とな
る。しかし、このようにした場合には、SOI構造の特徴
であるSOI膜の低濃度化による利点が大幅に損われてし
まうことになる。

一方、ゲート電極にポロンドープ（P⁺）ポリシリコン
を用いた場合には、第10図から明らかなように、Ｎチャ
ネルFETではエンハントメント型となる。しかしなが
ら、ＰチャネルFETではデプリーション型になってしま
い、状況は改善されない。

そこで、Ｎチャネル、Ｐチャネルともにエンハンスメ
ント型にする方法としては、ＮチャネルFETのゲート電
極にはボロンドープポリシリコンを用い、ＰチャネルFE
Tのゲート電極にはリンドープポリシリコンを用いる方
法が考えられる。しかしながら、このような方法にあっ
ては、製造工程が複雑化するといった問題を招くことに
なる。

また、上記構造で得られるしきい値電圧は、Ｎチャネ
ルでは＋0.9V、Ｐチャネルでは−0.9Vとなる。このた
め、素子の微細化にともなう電源電圧の低下及び、回路
動作の高速化に対応するためには高すぎる。さらに、SO
I構造の利点を損うことなく、回路の特徴に応じたしき
い値電圧を任意に設定することはできなかった。

一方、第２の方法としては、タングステン（Ｗ）やモ
リブテン（Mo）等の金属材料を用いることが考えられ
る。しかしながら、このような方法にあっては、金属材
料の加工が難しいため、製造が困難になるという不具合
が生じることになる。また、しきい値電圧が一義的に設
定されてしまうといった欠点は、依然として解消されな
い。

（発明が解決しようとする課題）以上説明したように、従来のSOI構造のFETにあって
は、SOI膜の薄膜化にともなってドレイン破壊が発生し
易く、電源電圧に制約を受けていた。

また、SOI構造の特徴を損うことなく、Ｎチャネル及
びＰチャネルFETをともにエンハンスメント型にするこ
とが困難であった。さらに、使用する回路の特徴に応じ
てしきい値電圧を任意に設定できず、回路設計に対して
大きな傷害になっていた。

そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、SOI構造の特徴を損うこ
となく、ドレイン耐圧を向上して電源電圧の使用可能範
囲を広げ、SOI構造におけるFETの高性能化を図った半導
体装置を提供することにある。

また、この発明は、その目的とするところは、SOI構
造の特徴を損うことなく、さらに、製造方法の複雑化、
困難化を招くことなく、しきい値電圧の設定の自由度を
大幅に向上して、SOI構造におけるFETの高性能化を図っ
た半導体装置を提供することにある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、絶縁膜上に形成された第
１導電型の半導体膜に所定距離だけ離間して設けられた
一対の第２導電型の不純物領域と、この両領域に挟まれ
たチャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極を備えた半導体装置において、この発明は、少
なくとも一方の前記不純物領域は、前記半導体膜よりも
禁制帯幅が狭いことを特徴とする。

（作用）上記一方の構成において、第１の発明は、一方の不純
物領域とチャネル領域との接合におけるエネルギー障壁
を緩和することにより、この接合領域におけるキャリア
の蓄積を抑制し、他方の不純物領域における電界の増大
を抑制するようにしている。

（実施例）以下、図面を用いてこの発明の実施例を説明する。

第１図は第１の発明の一実施例に係わるSOI構造の半
導体装置における断面構造を示す図である。

第１図に示すSOI構造におけるＮチャネルFETの特徴と
するところは、第９図に示した構造に対して、ソース領
域11及びドレイン領域12を、チャネル領域６を形成する
SOI膜のシリコンよりもエネルギーバンドギャップ（禁
制帯幅）が狭いシリコンとゲルマニウムの混晶（SixGe
（１−ｘ））で形成したことにある。また、チャネル領
域６とソース領域11との接合において、シリコンとゲル
マニウムの混晶の割合及びリン等の不純物量を調整する
ことにより、シリコン・ゲルマニウムの禁制帯幅を調整
して、チャネル領域６とソース領域11とのPN接合におけ
る価電子帯の接合状態がほぼ平坦となるようにしてい
る。

例えば、SOI膜の膜厚を1000Å程度に薄膜化した場合
に、シリコン・ゲルマニウムの混晶の割合をｘ＝0.1と
して、Si_0.1Ge_0.9を用いてソース領域11を形成すると、
チャネル領域６のシリコンとソース領域11のシリコン・
ゲルマニウムとのバンドギャップの差は、0.2eV程度と
なる。このため、従来のシリコンのみの接合において0.
2eV程度存在していたバンドギップの差がなくなる。

このため、SOI膜３におけるエネルギーバンド構造
は、ソース領域11及びドレイン領域12における価電子帯
が、第２図の点線（従来例）から実線（実施例）で示す
ように、従来存在していたエネルギーギャップ（Eg）だ
け上昇し、ソース領域11とチャネル領域６との価電子帯
がほぼ平坦となる。この時に、シリコン・ゲルマニウム
の混晶におけるフェルミ準位の位置は、シリコン・ゲル
マニウムとシリコンとが接合されて両フェルミ準位が一
致した時に、両領域の価電子帯がほぼ平坦となるように
濃度調整されている。

これにより、ソース領域11とチャネル６とのPN接合に
おける価電子帯のエネルギー障壁がほとんどなくなる。
このため、チャネル領域６からソース領域11へ向かう正
孔は、速やかにソース領域11へ流出されて、この接合領
域における正孔の蓄積は抑制される。

したがって、ドレイン領域12に注入される電子の急激
な増大は抑えられ、チャネル長が２μｍ程度のFETにあ
っては、第３図に示すように、ドレイン耐圧を3V程度改
善することができるようになる。

一方、ソース領域11とチャネル領域６とのPN接合にお
ける価電子帯のエネルギーギャップを有効に緩和して、
ドレイン耐圧を向上させるためには、ソース領域11とチ
ャネル領域６を形成するSOI膜の膜厚を薄膜化する必要
がある。この膜厚（Ｔ）としては、チャネル領域をすべ
て空乏化できる最大の厚さとして規定され、次式で表わ
される。

Ｔ＝２［εφF/（qNs）］_1/2 ここで、εは誘電率、φＦはフェルミエネルギー（e
V）、ｑは電子の基本電荷量（クーロク）、Nsは不純物
濃度（cm^-3）である。

SOI膜を上式で表わされる膜厚（Ｔ）以下に設定する
ようにすれば、第４図に示すように、ドレイン耐圧を向
上させることができる。

次に、第１図に示したSOI構造のFETの製造方法を、第
５図に示す製造工程断面図を参照して説明する。

まず、単結晶のシリコン基板１に、酸素イオンを120K
V程度の加速電圧、２×10¹⁸cm^-2程度のドーズ量でイオ
ン注入する。その後、1300℃程度の温度で20時間程度の
アニール処理を行なう。これにより、シリコン基板１上
に、2000Å程度のシリコン酸化膜（SiO₂膜）２と750Å
程度の薄膜化されたSOI膜３を形成する（第５図
（ａ））。

次に、SOI膜３をエッチングにより島状に分離して、S
OI膜３の素子形成領域を形成する。その後、SOI膜３の
表面にゲート酸化膜７を500Å程度の厚さに堆積形成す
る。続いて、SOI膜３にＰ型の不純物となる例えばボロ
ンをイオン注入して、SOI膜３をＰ型化する（第５図
（ｂ））。

次に、全面にゲート電極８となるポリシリコン膜13を
CVD法により堆積形成する。その後、堆積したポリシリ
コン膜13にリンを拡散導入して、ポリシリコン膜13を20
Ω／□程度に低抵抗化する。続いて、ポリシリコン膜13
上にパターニングされたレジスト14を形成する（第５図
（ｃ））。

次に、このレジスト14をマスクとして、ポリシリコン
膜13の一部をRIE法によりエッチング除去し、ゲート電
極８を形成する。続いて、レジスト14を除去した後、酸
化雰囲気中で酸化処理を行ない、全面に酸化膜を形成す
る。この時に、ポリシリコン膜とシリコン膜との酸化速
度の違いにより、ゲート電極８の表面に形成される酸化
膜の膜厚は、SOI膜３の表面に形成される酸化膜の膜厚
よりも厚く成長形成される。そこで、ウェットエッチン
グ法によりSOI膜３上に形成された酸化膜を除去する。
これにより、ゲート電極８をゲート酸化膜７で被覆し
て、SOI膜３の表面を露出状態とする（第５図
（ｄ））。

次に、露出したSOI膜３を数百Å程度エッチング除去
する。その後、分子線エピタキシャル成長法（MBE法）
により、エッチング除去された部分に、絶縁膜２上に露
出して残存するSOI膜３を成長種としてシリコンとゲル
マニウムの混晶（SixGe（１−ｘ））を、前述した膜厚
（Ｔ）の条件を満足するように成長形成する。これによ
り、シリコンとゲルマニウムの混晶からなるソース領域
11とドレイン領域12を形成する（第５図（ｅ））。

なお、シリコンとゲルマニウムの混晶を成長形成する
場合に、絶縁膜２上に露出して残存させたSOI膜３を成
長種として形成せず、絶縁膜２上にSOI膜３を残存させ
ず、絶縁膜２上に直接ソース領域11及びドレイン領域12
となる物質を形成するようにしても良い。

最後に、表面を保護する絶縁膜９を全面に堆積形成し
て、ソース領域11とドレイン領域12上の絶縁膜９にコン
タクトホールを開口形成し、このコンタクトホールを通
して、ソース領域11及びドレイン領域12上に電極配線10
を形成し（第５図（ｄ））、第１図に示すような構造が
得られる。

なお、この発明は、上記実施例に限ることなく、例え
ばＮチャネルFETの場合には、正孔に対する価電子帯の
エネルギー障壁を緩和するようにすればよいので、少な
くともソース領域11のみをチャネル領域６を構成する物
質よりもバンドギャップの狭い物質で形成するようにし
ても同様の効果を得ることができる。

また、SOI膜よりもバンドギャップが狭く、SOI膜との
接合においてエネルギー障壁を緩和するソース領域及び
ドレイン領域を形成する物質としては、シリコン・ゲル
マニウムに限定されることはなく、例えばGe（Eg＝0.6e
V）、GaSb（Eg＝0.72eV）、InAs（Eg＝0.36eV）、PbS
（Eg＝0.41eV）、PbTe（Eg＝0.31eV）等であっても良
い。

次に、第２の発明の一実施例を説明する。

第６図は第２の発明の一実施例に関わるSOI構造にお
けるCMOSFET断面構造を示す図である。

この実施例の特徴とするところは、第６図において、
Ｐ型の単結晶シリコン基板１上の絶縁膜２上にそれぞれ
分離されて形成されたSOI膜３に、ＮチャネルFET21aと
ＰチャネルFET21bが隣り合うように形成されているCMOS
構造において、ＮチャネルFET21aの下方の基板１中の絶
縁膜２との接合領域に、n⁺型の高濃度不純物領域22aを
形成し、ＰチャネルFET21bの下方の基板１中の絶縁膜２
との接合領域に、p⁺型の高濃度不純物領域22bを形成
し、それぞれの領域22a,22bに対応して接続された配線2
3a,23bを介して基板バイアス電圧を独立して与え、これ
により、それぞれのFETのしきい値電圧を制御するよう
にしたことにある。

第７図はそれぞれの不純物領域22a,22bに与えられる
基板バイアス電圧と、それぞれのチャネルのFETのしき
い値電圧との関係を示した図である。同図において、ゲ
ート電圧の材料にn⁺型の例えばリンをドープしたポリシ
リコンを使用した場合は、基板バイアス電圧（Vsub）は
正の値であり、しきい値電圧を実線で示している。一
方、ゲート電極の材料にp⁺型の例えばボロンをドープし
たポリシリコンを使用した場合には、基板バイアス電圧
（Vsub）は負の値であり、しきい値電圧を点線で示して
いる。

第７図から明らかなように、それぞれの高濃度不純物
領域22a,22bに独立して基板バイアス電圧を印加するこ
とが可能であるため、ＮチャネルFET、ＰチャネルFETの
それぞれのFETに対してしきい値電圧を|1|V以下の範囲
で任意に設定することができる。また、両チャネルのFE
Tともに同一のゲート電極材料を用いても、両チャネル
のFETをともにエンハンスメント型にすることができ
る。

これらのことから、製造固定を複雑化することなく、
また、SOI構造の利点を損うことなく、使用する回路の
特徴に応じたしきい値電極を任意に設定することが可能
となる。このため、SOI構造のCMOSを使用した回路の設
計自由度が広がるとともに、回路の高性能化にも寄与す
ることが可能となる。

なお、それぞれの不純物領域22a,22bに与えられる基
板バイアス電圧は、両不純物領域22a,22bが順バイアス
状態とならない電圧関係でそれぞれの不純物領域22a,22
bに与えられるものとする。

次に、第６図に示したSOI構造におけるCMOSの製造方
法を、第７図に示す製造工程断面図を参照して説明す
る。

まず、Ｐ型の単結晶シリコン基板１に、120KV程度の
加速電圧、２×10¹⁸cm^-2程度のドーズ量で酸素イオンの
注入を行なう。その後、1300℃程度の温度で20時間程度
のアニール処理を行う。これにより、シリコン基板１上
に、2000Å程度の厚さのシリコン酸化膜からなる絶縁膜
２と、750Å程度の膜厚のSOI膜３を形成する（第８図
（ａ））。

次に、ＮチャネルFETの形成領域を開口したレジスト
パターン24をSOI膜３上に形成する。その後、このレジ
ストパターン24をマスクにして、ＮチャネルFETの形成
領域下の基板１中に、1MV程度の加速電圧、10¹⁵cm^-2程
度のドーズ量でリンのイオン注入を行なう（第８図
（ｂ））。

これにより、基板１中の絶縁膜２との接合領域に、10
¹⁹〜10²⁰cm^-3程度のリンを含むn⁺型の高濃度不純物領域
22aを形成する。同様にして、ＰチャネルFETの形成領域
下に、同程度の濃度の例えばボロンを含むp⁺型の高濃度
不純物領域22bを形成する。その後、両チャネルの形成
領域上にのみ残存するレジストパターン（図示せず）を
SOI膜３上に形成し、このレジストパターンをマスクと
して、SOI膜３の一部をエッチング除去し、島状のSOI膜
３からなる素子形成領域25を形成する。続いて、それぞ
れの素子形成領域25の表面に500Å程度の膜厚のゲート
酸化膜26を形成する（第８図（ｃ））。

次に、全面にゲート電極８となるポリシリコン膜をCV
D法により堆積形成する。その後、堆積したポリシリコ
ン膜にリンを拡散導入して、ポリシリコン膜を20Ω／□
程度に低抵抗化する。続いて、パターニングされたレジ
ストをマスクとして、ポリシリコン膜の一部をRIE法に
よりエッチング除去し、それぞれの素子形成領域25上の
略中央部に両FETのゲート電極８を形成する（第８図
（ｄ））。

次に、一方の素子形成領域25のSOI膜３に、例えばヒ
素の不純物を40KV程度の加速電圧で高濃度にイオン注入
する。これにより、ＮチャネルFET21aのソース領域及び
ドレイン領域27a,28aを形成する。また、他方の素子形
成領域25のSOI膜３に、例えばボロンの不純物を20KV程
度の加速電圧で高濃度にイオン注入する。これにより、
ＰチャネルFET21bのソース領域及びドレイン領域27b,28
bを形成する（第８図（ｅ））。

次に、全面に例えばシリコン酸化膜からなる絶縁膜９
を堆積形成し、この絶縁膜９に両FETのソース領域及び
ドレイン領域27a,27b,28a,28bに達する深さのコンタク
トホール29と、それぞれの高濃度不純物領域22a,22bに
達する深さのコンタクトホール30を開口形成する（第８
図（ｅ））。

最後に、これらのコンタクトホール29,30を通して電
極配線10,23a,23bを形成し、第８図に示したCMOS構造が
完成する。

なお、第２の発明は、上記実施例に限ることはなく、
例えば基板バイアス電圧が与えられるそれぞれの高濃度
不純物領域の濃度は、基板バイアス電圧が印加された際
に、不純物領域が空乏化されず、FETのチャネル領域に
基板バイアス電圧による電界が有効に作用する程度であ
れば良い。

また、FETの導電型に対して、高濃度不純物領域の導
電型は、必ずしも一致させることはなく、FETのゲート
電極の材料により適切な導電型を選択するようにすれば
良い。

［発明の効果］以上説明したように、第１の発明によれば、チャネル
領域よりも狭い帯制帯幅の物質でチャネル領域と接合さ
れる少なくとも一方の不純物領域を形成するようにした
ので、チャネル領域との接合におけるエネルギー障壁を
緩和して、キャリアの蓄積を制御することが可能とな
る。これにより、他方の不純物領域における電界の増大
が抑制され、ドレイン耐圧を向上させることができる。
この結果、SOI構造における半導体装置の高性能化を図
ることができるようになる。

一方、第２の発明によれば、それぞれのFETに対応し
分離されて形成された不純物領域に、それぞれ独立して
所定のバイアス電位を与えるようにしたので、それぞれ
のFETのしきい値電圧を、基板バイアス電位に応じた任
意の値に独立して設定することが可能となる。これによ
り、回路の特徴に応じてしきい値電圧を選択することが
可能となり、回路設計の自由度を大幅に向上できる。こ
の結果、SOI構造における半導体装置の高性能化を図る
ことができるようになる。

【図面の簡単な説明】

第１図は第１の発明の一実施例に関わる半導体装置の構
造断面図、第２図は第１図に示す装置のエネルギーバンド図、第３図は第１図に示す装置と従来装置との電流電圧特性
を示す図、第４図は第１図に示す装置のドレイン耐圧とドレイン膜
厚との関係を示す図、第５図は第１図に示す装置の製造方法を示す工程断面
図、第６図は第２の発明の一実施例に関わる半導体装置の構
造断面図、第７図は第６図に示す装置のしきい値電圧の特性を示す
図、第８図は第１図に示す装置の製造方法を示す工程断面
図、第９図は従来のSOI構造における半導体装置の一構造を
示す断面図、第10図は従来のSOI構造の半導体装置におけるしきい値
電圧とゲート電極材料との関係を示す図である。１……半導体基板、2,9……絶縁膜、３……SOI膜、4,1
1,27a,27b……ソース領域、5,12,28a,28b……ドレイン
領域、６……チャネル領域、7,26……ゲート絶縁膜、８
……ゲート電極、10,23a,23b……電極配線、13……ポリ
シリコン膜、14,24……レジスト、21a……ＮチャネルFE
T、21b……ＰチャネルFET、22a……n⁺型の高濃度不純物
領域、22b……p⁺型の高濃度不純物領域、25……素子形
成領域、29,30……コンタクトホール。

Claims

(57)【特許請求の範囲】

【請求項１】絶縁膜上に形成された第１導電型の半導体
膜に所定距離だけ離間して設けられた一対の第２導電型
の不純物領域と、この両領域に挟まれたチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極を備えた
半導体装置において、少なくとも一方の前記不純物領域は、前記半導体膜より
も禁制帯幅が狭いことを特徴とする半導体装置。
【請求項２】前記半導体膜の膜厚は、前記チャネル領域
をすべて空乏化できる厚さ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】前記半導体膜よりも禁制帯幅の狭い前記不
純物領域は、シリコンとゲルマニウムを含むことを特徴とする請求項１記載の半導体装置。