JP2881773B2

JP2881773B2 - 誤り訂正装置

Info

Publication number: JP2881773B2
Application number: JP63191688A
Authority: JP
Inventors: 曜一郎佐古; 滋井村; 武深海
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-07-30
Filing date: 1988-07-30
Publication date: 1999-04-12
Anticipated expiration: 2014-04-12
Also published as: KR0148004B1; US5031181A; GB2222282B; GB2222282A; KR900002576A; FR2634961A1; DE3923367A1; JPH0241032A; GB8916318D0; FR2634961B1

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、信号の伝送路系に用いて好適な誤り訂正
装置に関する。

〔発明の概要〕この発明は、通常の誤り訂正を行う第１モードと、こ
の第１モードより強力な誤り訂正を行う第２モードとを
有する誤り訂正装置において、第１モードのときは、こ
の第１モードで生成されない、第２モードのシンドロー
ムの一部を第１モードのシンドロームの一部又は全部か
ら生成するようにすることにより、第１モードと第２モ
ードでの構成の共通化を図るようにしたものである。

〔従来の技術〕

一般に信号の伝送路系では、種々の記録媒体が存在
し、その信号品質も種々考えられるので、通常の誤り訂
正を行う第１モードの外に、更に条件の悪い媒体で使用
する場合を考慮して、第１モードより強力な誤り訂正を
行う第２モードを設けることが考えられる。

その際に第１モードの誤り訂正コード（ECC）は例え
ば（n,i,d）SEC（１ビット誤り訂正）−DED（２ビット
誤り検出）拡張BCHコードで表わされ、第２モードの誤
り訂正コードは例えば（ｎ′,i′,d′）DEC（２ビット
誤り訂正）−TED（３ビット誤り検出）拡張BCHコードで
表わされ、ここでn,n′は符号長、i,i′は情報長、d,
d′は最小距離である。そして、ECCを例えばGF（2⁴）で
定義すれば第１モードでは（15,10,4）拡張BCHコードと
なり、第２モードでは（15,6,6）拡張BCHコードとな
る。

拡張BCHコードは、通常のBCHコード（第１モードでは
（15,11,3），第２モードでは（15,7,5））に１ビット
データを犠牲にして誤り訂正を強化して拡張性を持たせ
たものである。

そして、このGF（2⁴）のときの第１モードの生成多項
式G₁（ｘ）は例えば次式で表される。

G₁（ｘ）＝（x⁴＋ｘ＋１）（ｘ＋１） ‥‥（１）また、GF（2⁴）のときの第２モードの生成多項式G
₂（ｘ）は例えば次式で表わされる。

G₂(x)=(x⁴+x+1)(x+1)(x⁴+x³+x²+x+1) ・・・（２）ここで第１モードの送信多項式をM₁（ｘ），第２モー
ドの送信多項式をM₂（ｘ）とする。このとき（x⁴＋ｘ＋
１）でM₁（ｘ）及びM₂（ｘ）を割った時の剰余をS₁，
（ｘ＋１）でM₁（ｘ）及びM₂（ｘ）を割った時の剰余を
P,（x⁴＋x³＋x²＋ｘ＋１）でM₂（ｘ）を割った剰余をS₃
とすると、第１モードのときはS₁,Pのシンドロームが存
在し、第２のモードのときはS₁,P,S₃のシンドロームが
存在する。つまり第１モードではS₃のシンドロームは生
成されないことになる。

〔発明が解決しようとする課題〕

ところが、上述の如く第１モードのときはS₁,Pのシン
ドロームが存在し、第２モードのときはS₁,P,S₃のシン
ドロームが存在して、第１モードにはシンドロームS₃が
存在しないので、第１モードと第２モードをソフトウエ
ア的又はハードウエア的に共通化することが困難で、構
成が複雑になる欠点がある。

この発明は斯る点に鑑みてなされたもので、第１モー
ドと第２モードで構成の共通化を図ることができる誤り
訂正装置を提供するものである。

〔課題を解決するための手段〕

上記の課題を解決するために、本発明は下記の手段を
備えた誤り訂正装置を提供する。即ち、通常の誤り訂正
を行う第１モードと、該第１モードより強力な誤り訂正
を行う第２モードとを有する誤り訂正装置において、少なくとも上記第１モードの生成多項式の部分多項式
が第２モードの生成多項式に含まれており、上記第１モードのときには、上記第２モードにおいて
は生成されるが第１モードで生成されないシンドローム
を上記第１モードのシンドロームの一部又は全部から生
成するようにしたことを特徴とする誤り訂正装置を提供
する。

〔作用〕ここで掲げる例では第１モードのシンドロームの一部
又は全部はS₁,PのうちのS₁を云う。また、第２モードの
シンドロームの一部はS₁,P,S₃のうちのS₃を云う。そし
て、第１モードのときはこの第１モードで生成されない
第２モードのシンドロームの一部S₃を第１モードのシン
ドロームの一部又は全部すなわちS₁から生成してやる。
つまり、第１モードで生成されないS₃を強制的にS₁ ³と
してやる。これにより、第１モードと第２モードで使用
される構成の共通化を図ることができる。

〔実施例〕

以下、この発明の一実施例を第１図及び第２図に基づ
いて詳しく説明する。

第１図は本実施例の回路構成を示すもので、同図にお
いて、（１）は例えば記録媒体等から再生されたディジ
タルデータが供給されるデータ入力端子、（２）はクロ
ック信号が供給されるクロック端子、（３）は同期信号
より作られたロード信号が印加されるローラ入力端子、
（４）は入力端子（１）に印加されるデータに付加され
た制御信号等が印加される制御入力端子である。この制
御入力端子（４）に印加される制御信号に通常の誤り訂
正を行う第１モードと、この第１モードより強力な誤り
訂正を行う第２モードを識別するための識別信号が含ま
れている。

（５）はモード判別回路であって、制御入力端子
（４）からの制御信号より識別信号を検出し、この識別
に基づいて例えば“1"であれば第１モード、“0"であれ
ば第２モードとモード判別を行う。（６）はシンドロー
ム発生器であって、クロック端子（２）からのクロック
に基づいてデータ入力端子（１）からのディジタルデー
タを取り込み、モード判別回路（５）の出力に基づき第
１モードのときはシンドロームS₁,Pを算出し、第２モー
ドのときはシンドロームS₁,S₃,Pを算出する。なお、第
１モードのときはシンドロームS₃は生成されないので、
このシンドロームS₃を強制的にS₁ ³としてやる。つま
り、第１モードで１ビット誤り訂正する時第２モードの
誤り訂正処理でも１ビット誤り訂正となるようにするわ
けである。実際、αをガロア体GF（2⁴）の根とするとビ
ット位置ｉに誤りがある場合S₁＝α^ｉ，S₃＝α³ⁱである
からS₃＝（α^ｉ）^３＝S₁ ³となる。

（７）はエラー状態判別回路であって、後述する第２
図のフローチャートのステップ（26）以降の動作を行っ
て、エラー状態を判別する。判別結果は表示器（図示せ
ず）に供給され、誤りなし,1ビット誤り,2ビット誤り,3
ビット以上誤りに応じて夫々表示される。また、１ビッ
ト誤り,2ビット誤りは本装置で訂正されるも３ビット以
上の誤りは訂正されずに後段の補間回路（図示せず）で
補間処理されるのでそのために３ビット以上の誤りの場
合対応するフラグが補間回路に供給される。本実施例で
はシンドローム発生器（６）よりエラー状態判別回路
（７）に供給されるシンドロームS₁,S₃,Pは夫々４ビッ
ト,4ビット,1ビットである。

（８），（９）はリードオンリメモリ（ROM）であっ
て、第1,第２モードの１ビット誤り訂正の場合実質的に
ROM（８）の出力のみが使用され、第２モードの２ビッ
ト誤り訂正の場合ROM（８），（９）の両方の出力が使
用される。エラー状態判別回路（７）からROM（８），
（９）には夫々８ビット（S₁ 4ビット，S₃ 4ビット）の
信号がアドレス情報として供給される。ROM（８），
（９）からは誤りが存在するときは４ビットの誤り位置
情報が得られ、夫々例えば４ビットカウンタから成るラ
ッチ回路（10），（11）にラッチされる。これ等のラッ
チ回路（10），（11）にはクロック信号がクロック端子
（２）から供給されると共にロード信号がロード入力端
子（３）より供給されるようになされている。ラッチ回
路（10），（11）は誤り位置情報がラッチされるとその
後、ラッチされた値と、同数のクロックをカウントした
その瞬間にその出力側に“1"の信号を発生するように働
く。

ラッチ回路（10），（11）の出力信号はオア回路（1
2）を介してイクスクルーシブオア（EXOR）回路（13）
の一方の入力端に供給されるようになされる。（14）は
例えばシフトレジスタから成る遅延回路であって、シフ
トクロック用としてクロック端子（２）からのクロック
信号が供給され、入力端子（１）のデータを語長分だけ
遅延してEXOR回路（13）の他方の入力端に供給し、丁度
誤りのあるデータをオア回路（12）からの出力信号で誤
り訂正させるようにタイミングを図っている。従って、
EXOR回路（13）では第１モードのときは１ビット誤りが
訂正され、第２モードのときは２ビット以下の誤りが訂
正されて出力端子（15）に出力される。

次に第１図の動作を第２図のフローチャートを参照し
て説明する。

モード判別回路（５）においてステップ（21）で制御
入力端子（４）からの制御信号より識別信号を検出し、
ステップ（22）で識別信号に基づいて第１モードか第２
モードかを判別し、第１モードであればシンドローム発
生器（６）においてデータ入力端子（１）からディジタ
ルデータを取り込んで第１モードのシンドロームS₁,Pを
演算して求め、ステップ（24）でシンドロームS₁ ³をシ
ンドロームS₃に代入してやる設定を行う。

一方、ステップ（22）で第２モードであればシンドロ
ーム発生器（６）においてデータ入力端子（１）からの
ディジタルデータを取り込んで第２モードのシンドロー
ムS₁,S₃,Pを演算して求める。この算出された各シンド
ロームはエラー状態判別回路（７）に供給される。

エラー状態判別回路（７）において、ステップ（26）
でS₁＝０か否かを判別し、そうであればステップ（27）
でＰ＝０か否かを判別し、そうであればステップ（28）
でS₃＝０か否かを判別し、そうであればつまり、シンド
ロームS₁,P,S₃が全て０であればステップ（29）で対応
するデータには誤りがないと看做し、そのときの遅延回
路（14）からのデータをそのままEXOR回路（13）を通し
て出力端子（15）に出力する。

ステップ（27）でＰ＝０でないか又はステップ（28）
でS₃＝０でなければステップ（30）で訂正不能な誤りと
看做し、遅延回路（14）からの対応するデータを何等訂
正することなくEXOR回路（13）を通して出力端子（15）
の後段に設けられた補間回路に供給してその補間処理に
委ねる。

ステップ（31）でS₁ ³＋S₃＝０か否かすなわち１ビッ
ト誤りか否かを判別し、１ビット誤りであればステップ
（32）でＰ＝０か否かすなわち偶数ビット誤りか否かを
判別し、そうでなければつまり奇数ビット誤り（Ｐ＝
１）であればステップ（33）で１ビット誤りと看做す。

そこで、エラー状態判別回路（７）からの８ビットの
情報をROM（８），（９）にアドレス情報として供給す
る。すると、ROM（８）の出力側に何番目のビットが誤
りであるかを表わす誤り位置情報が得られ、これがラッ
チ回路（10）にラッチされる。また、このときROM
（９）へのアドレス情報は実質的に無効とされ、その出
力側には何も出力は得られない。ラッチ回路（10）は誤
り位置情報に対応して“1"の出力信号を発生し、オア回
路（12）を介してEXOR回路（13）に供給し、ここで遅延
回路（14）からの対応するデータのうち誤っているビッ
トを反転して出力端子（15）に１ビット訂正された正し
いデータとして出力する。

ステップ（32）でＰ＝０であればステップ（34）で訂
正不能な誤りと看做し、遅延回路（14）からの対応する
データを何等訂正することなくEXOR回路（13）を通して
出力端子（15）の後段に設けられた補間回路に供給して
その補間処理に委ねる。

ステップ（31）でS₁ ³＋S₃＝０でなければすなわち１
ビット誤りでなければステップ（35）でＰ＝０か否かす
なわち偶数ビット誤りか否かを判別し、そうであればつ
まり偶数ビット誤り（Ｐ＝０）であればステップ（36）
で２ビット誤りと看做す。

そこで、エラー状態判別回路（７）からの８ビットの
情報をROM（８），（９）にアドレス情報として供給す
る。すると、ROM（８），（９）の出力側に夫々何番目
のビットが誤りであるかを表わす誤り位置情報が得ら
れ、これがラッチ回路（10），（11）にラッチされる。
ラッチ回路（10），（11）は誤り位置情報に対応して
“1"の出力信号を発生し、オア回路（12）を介してEXOR
回路（13）に供給し、ここで遅延回路（14）からの対応
するデータのうち誤っているビットを反転して出力端子
（15）に２ビット訂正された正しいデータとして出力す
る。

ステップ（35）でＰ＝０なければステップ（37）で訂
正不能な誤りと看做し、遅延回路（14）からの対応する
データを何等訂正することなくEXOR回路（13）を通して
出力端子（15）の後段に設けられた補間回路に供給して
その補間処理に委ねる。

このようにして第１モードと第２モードが共通化され
るので構成が簡略化される。

なお、上述の実施例ではBCH符号の場合に付いて説明
したが、これに限定されず、リードソロモン符号等その
他の符号を用いてもよい。また、生成多項式も上述の式
に限定されず、少なくとも第１モードの生成多項式の部
分多項式が第２モードの生成多項式に含まれておればよ
い。

〔発明の効果〕

上述の如くこの発明によれば、第１モードのときは第
１モードで生成されない、第２モードのシンドロームの
一部を第１モードのシンドロームの一部又は全部から生
成するようにしたので、第１モードと第２モードでの構
成を共通化することができ、構成の簡略化，コストの低
廉化が図れる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の動作説明に供するためのフローチャートであ
る。（５）はモード判別回路、（６）はシンドローム発生
器、（７）はエラー状態判別回路、（８），（９）はリ
ードオンリメモリ（ROM）、（10），（11）はラッチ回
路、（12）はオア回路、（13）はイクスクルーシブオア
回路、（14）は遅延回路である。

フロントページの続き (56)参考文献特開昭59−149442（ＪＰ，Ａ) 米国特許4890286（ＵＳ，Ａ) 欧州公開75985（ＥＰ，Ａ１) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 13/00 - 13/22

Claims

(57)【特許請求の範囲】

【請求項１】通常の誤り訂正を行う第１モードと、該第
１モードより強力な誤り訂正を行う第２モードとを有す
る誤り訂正装置において、少なくとも上記第１モードの生成多項式の部分多項式が
第２モードの生成多項式に含まれており、上記第１モードのときには、上記第２モードにおいては
生成されるが第１モードで生成されないシンドロームを
上記第１モードのシンドロームの一部又は全部から生成
するようにしたことを特徴とする誤り訂正装置。