JP2880344B2 - ダイレクトシーケンス同期回路 - Google Patents
ダイレクトシーケンス同期回路Info
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- 239000002131 composite material Substances 0.000 claims description 19
- 230000003111 delayed effect Effects 0.000 claims description 7
- 230000010355 oscillation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000001228 spectrum Methods 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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Description
【０００１】
【産業上の利用分野】この発明は、スペクトラム拡散
（以下ＳＳという）測距において使用されるダイレクト
シーケンス（以下ＤＳという）同期回路に関するもので
ある。
（以下ＳＳという）測距において使用されるダイレクト
シーケンス（以下ＤＳという）同期回路に関するもので
ある。
【０００２】
【従来の技術】図４は例えば「コヒーレント スプレッ
ド スペクトラム システムズ（Coherent Spread Spec
trum Systems) （著；ジェイ ケイ ホルムス（J.K.Ho
lmes)発行；ジョン・ウイリー アンド サンズ（John
Wiley & Sans)社 １９８２年）の第４７５〜４８１頁
に示された、従来のＤＳ同期回路を示すブロック図であ
る。
ド スペクトラム システムズ（Coherent Spread Spec
trum Systems) （著；ジェイ ケイ ホルムス（J.K.Ho
lmes)発行；ジョン・ウイリー アンド サンズ（John
Wiley & Sans)社 １９８２年）の第４７５〜４８１頁
に示された、従来のＤＳ同期回路を示すブロック図であ
る。
【０００３】図において、１はクロック信号に従って、
１／２ビット進んだ疑似雑音（以下ＰＮという）系列と
１／２ビット遅れたＰＮ系列とを発生するシフトレジス
タであり、２ａ，２ｂはこのシフトレジスタ１の発生す
る各ＰＮ系列をそれぞれ入力信号と乗算する乗算器であ
る。
１／２ビット進んだ疑似雑音（以下ＰＮという）系列と
１／２ビット遅れたＰＮ系列とを発生するシフトレジス
タであり、２ａ，２ｂはこのシフトレジスタ１の発生す
る各ＰＮ系列をそれぞれ入力信号と乗算する乗算器であ
る。
【０００４】３ａ，３ｂはこれら各乗算器２ａ，２ｂの
出力の帯域を制限するバンドパスフィルタであり、４
ａ，４ｂはこのバンドパスフィルタ３ａ，３ｂにて帯域
制限された各乗算器２ａ，２ｂの出力をそれぞれ包絡線
検波する検波器である。５はこれら各検波器４ａ，４ｂ
の出力の差分をとって誤差信号を生成する減算器であ
る。
出力の帯域を制限するバンドパスフィルタであり、４
ａ，４ｂはこのバンドパスフィルタ３ａ，３ｂにて帯域
制限された各乗算器２ａ，２ｂの出力をそれぞれ包絡線
検波する検波器である。５はこれら各検波器４ａ，４ｂ
の出力の差分をとって誤差信号を生成する減算器であ
る。
【０００５】６はこの減算器５からの誤差信号を平滑化
するループフィルタであり、７はこのループフィルタ６
にて平滑化された誤差信号に基づいてその発振周波数が
制御されて、前記シフトレジスタ１へのクロック信号の
発生を行っている発振器としての電圧制御型周波数可変
発振器（以下ＶＣＯという）である。
するループフィルタであり、７はこのループフィルタ６
にて平滑化された誤差信号に基づいてその発振周波数が
制御されて、前記シフトレジスタ１へのクロック信号の
発生を行っている発振器としての電圧制御型周波数可変
発振器（以下ＶＣＯという）である。
【０００６】８はシフトレジスタ１より出力される１／
２ビット進んだＰＮ系列を１／２ビット遅延させる遅延
回路である。９はこの遅延回路を通過したＰＮ系列を入
力信号と乗算する乗算器であり、１０はこの乗算器９の
出力の帯域を制限するバンドパスフィルタである。
２ビット進んだＰＮ系列を１／２ビット遅延させる遅延
回路である。９はこの遅延回路を通過したＰＮ系列を入
力信号と乗算する乗算器であり、１０はこの乗算器９の
出力の帯域を制限するバンドパスフィルタである。
【０００７】次に動作について説明する。入力信号は乗
算器２ａおよび２ｂにおいて、シフトレジスタ１から出
力される１／２ビット進んだＰＮ系列、あるいは１／２
ビット遅れたＰＮ系列と乗算される。各乗算器２ａ，２
ｂにて乗算された信号はそれぞれバンドパスフィルタ３
ａあるいは３ｂを通過し、その帯域が制限されて相関が
取られた後、検波器４ａあるいは４ｂにて包絡線検波さ
れる。
算器２ａおよび２ｂにおいて、シフトレジスタ１から出
力される１／２ビット進んだＰＮ系列、あるいは１／２
ビット遅れたＰＮ系列と乗算される。各乗算器２ａ，２
ｂにて乗算された信号はそれぞれバンドパスフィルタ３
ａあるいは３ｂを通過し、その帯域が制限されて相関が
取られた後、検波器４ａあるいは４ｂにて包絡線検波さ
れる。
【０００８】減算器５では、１／２ビット進んだＰＮ系
列と乗算された検波信号から１／２ビット遅れたＰＮ系
列と乗算された検波信号を減算して、誤差信号を発生す
る。この誤差信号はループフィルタ６にて平滑された
後、ＶＣＯ７に供給され、シフトレジスタ１を駆動する
クロック信号を発生する。
列と乗算された検波信号から１／２ビット遅れたＰＮ系
列と乗算された検波信号を減算して、誤差信号を発生す
る。この誤差信号はループフィルタ６にて平滑された
後、ＶＣＯ７に供給され、シフトレジスタ１を駆動する
クロック信号を発生する。
【０００９】このようにして、このディレイロックドル
ープ（以下ＤＬＬという）によるＤＳ同期回路は、入力
信号が含んでいる遅延とシフトレジスタ１から供給され
る遅延が一致するように制御して同期動作を行う。
ープ（以下ＤＬＬという）によるＤＳ同期回路は、入力
信号が含んでいる遅延とシフトレジスタ１から供給され
る遅延が一致するように制御して同期動作を行う。
【００１０】
【発明が解決しようとする課題】従来のＤＳ同期回路は
以上のように構成されているので、ＳＳ測距を行う際、
入力信号にマルチパス波が加わると、同期ずれが生じ、
測距誤差が発生するという問題点があった。
以上のように構成されているので、ＳＳ測距を行う際、
入力信号にマルチパス波が加わると、同期ずれが生じ、
測距誤差が発生するという問題点があった。
【００１１】この発明は、上記のような問題点を解消す
るためになされたもので、ＳＳ測距時において、入力信
号にマルチパス波が加わった場合でも同期ずれを補償す
ることができるＤＳ同期回路を得ることを目的とする。
るためになされたもので、ＳＳ測距時において、入力信
号にマルチパス波が加わった場合でも同期ずれを補償す
ることができるＤＳ同期回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】この請求項１の発明に係
るＤＳ同期回路は、シフトレジスタより出力されるＰＮ
系列の位相を変化させて、本来の信号波にマルチパス波
が加わった入力信号の合成波の相関値を順番にサーチし
てゆく位相サーチ回路と、この位相サーチ回路によって
サーチされる合成波の相関値の変化点に基づいて本来の
信号波のピークを検出する検出回路とを設けたものであ
る。
るＤＳ同期回路は、シフトレジスタより出力されるＰＮ
系列の位相を変化させて、本来の信号波にマルチパス波
が加わった入力信号の合成波の相関値を順番にサーチし
てゆく位相サーチ回路と、この位相サーチ回路によって
サーチされる合成波の相関値の変化点に基づいて本来の
信号波のピークを検出する検出回路とを設けたものであ
る。
【００１３】この請求項２の発明に係るＤＳ同期回路
は、シフトレジスタの発生する疑似雑音系列の選択を行
なう切替器の切替動作を制御するディザ発生器と、シフ
トレジスタより出力されるＰＮ系列の位相を変化させ
て、本来の信号波に、マルチパス波が加わった入力信号
の合成波の相関値を順番にサーチしてゆく位相サーチ回
路と、この位相サーチ回路によってサーチされる合成波
の相関値の変化点に基づいて本来の信号波のピークを検
出する検出回路とを設けたものである。
は、シフトレジスタの発生する疑似雑音系列の選択を行
なう切替器の切替動作を制御するディザ発生器と、シフ
トレジスタより出力されるＰＮ系列の位相を変化させ
て、本来の信号波に、マルチパス波が加わった入力信号
の合成波の相関値を順番にサーチしてゆく位相サーチ回
路と、この位相サーチ回路によってサーチされる合成波
の相関値の変化点に基づいて本来の信号波のピークを検
出する検出回路とを設けたものである。
【００１４】
【作用】この請求項１および請求項２の発明におけるＤ
Ｓ同期回路は、シフトレジスタの出力するＰＮ系列の位
相が可変できるＤＳ同期回路を得ることを目的とする。
位相サーチ回路にて変化させることによって、本来の信
号波にマルチパス波が加わった入力信号の合成波の相関
値を順番にサーチしてゆき、サーチされる合成波の相関
値の変化点を検出回路にて検出して本来の信号波のピー
クを検出することにより、マルチパス波の加わった入力
信号の同期ずれを補償できるＤＳ同期回路を実現する。
Ｓ同期回路は、シフトレジスタの出力するＰＮ系列の位
相が可変できるＤＳ同期回路を得ることを目的とする。
位相サーチ回路にて変化させることによって、本来の信
号波にマルチパス波が加わった入力信号の合成波の相関
値を順番にサーチしてゆき、サーチされる合成波の相関
値の変化点を検出回路にて検出して本来の信号波のピー
クを検出することにより、マルチパス波の加わった入力
信号の同期ずれを補償できるＤＳ同期回路を実現する。
【００１５】
実施例１．以下、この発明の一実施例を図について説明
する。図１は請求項１に記載の発明の一実施例を示すブ
ロック図である。図において、１はシフトレジスタ、２
ａ，２ｂは乗算器、３ａ，３ｂはバンドパスフィルタ、
４ａ，４ｂは検波器、５は減算器、６はループフィル
タ、７はＶＣＯ、８は遅延回路、９は乗算器、１０はバ
ンドパスフィルタであり、図４に同一符号を付した従来
のそれらと同一、あるいは相当部分であるため詳細な説
明は省略する。
する。図１は請求項１に記載の発明の一実施例を示すブ
ロック図である。図において、１はシフトレジスタ、２
ａ，２ｂは乗算器、３ａ，３ｂはバンドパスフィルタ、
４ａ，４ｂは検波器、５は減算器、６はループフィル
タ、７はＶＣＯ、８は遅延回路、９は乗算器、１０はバ
ンドパスフィルタであり、図４に同一符号を付した従来
のそれらと同一、あるいは相当部分であるため詳細な説
明は省略する。
【００１６】また、１１は遅延回路８を通過したシフト
レジスタ１からのＰＮ系列の位相を変化させながら乗算
器９に供給することによって、本来の信号波にマルチパ
ス波が加わった入力信号の合成波の相関値を、位相進み
の方から順番に位相遅れの方へサーチしてゆく位相サー
チ回路である。
レジスタ１からのＰＮ系列の位相を変化させながら乗算
器９に供給することによって、本来の信号波にマルチパ
ス波が加わった入力信号の合成波の相関値を、位相進み
の方から順番に位相遅れの方へサーチしてゆく位相サー
チ回路である。
【００１７】１２はバンドパスフィルタ１０にて帯域制
限された乗算器９の出力を包絡線検波する検波器であ
り、１３はこの検波器１２の検波出力に基づいて、前記
位相サーチ回路１１によってサーチされる合成波の相関
値の変化点を検出し、本来の信号波のピーク検出を行う
検出回路である。
限された乗算器９の出力を包絡線検波する検波器であ
り、１３はこの検波器１２の検波出力に基づいて、前記
位相サーチ回路１１によってサーチされる合成波の相関
値の変化点を検出し、本来の信号波のピーク検出を行う
検出回路である。
【００１８】次に動作について説明する。ここで、基本
的な動作は従来の場合と同様であるため、その説明は省
略する。
的な動作は従来の場合と同様であるため、その説明は省
略する。
【００１９】位相サーチ回路１１は、シフトレジスタ１
より出力されて遅延回路８を通過したＰＮ系列の位相
を、位相進みの方から位相遅れの方へ順番に、連続的に
変化させながら乗算器９に供給している。
より出力されて遅延回路８を通過したＰＮ系列の位相
を、位相進みの方から位相遅れの方へ順番に、連続的に
変化させながら乗算器９に供給している。
【００２０】乗算器９はこの位相サーチ回路１１から出
力されるＰＮ系列を入力信号と乗算してバンドパスフィ
ルタ１０に送り、バンドパスフィルタ１０はその帯域制
限を行って検波器１２に入力する。検波器１２は受け取
った信号の包絡線検波を行うことによって両者の信号の
相関を検出する。
力されるＰＮ系列を入力信号と乗算してバンドパスフィ
ルタ１０に送り、バンドパスフィルタ１０はその帯域制
限を行って検波器１２に入力する。検波器１２は受け取
った信号の包絡線検波を行うことによって両者の信号の
相関を検出する。
【００２１】ここで、図２は本来の信号波にマルチパス
波が加わった場合の入力信号の合成波の相関値を示す説
明図である。図において、Ｓ0 は本来の信号波の相関
値、Ｓ1 はマルチパス波の相関値、Ｓは両者を合成した
合成波の相関値であり、Ｐはこの合成波の相関値Ｓの変
化点である。図２に示すように、マルチパス波の相関値
Ｓ1 のピークは本来の信号の相関値Ｓ0 のピークよりも
必ず遅れて出現する。
波が加わった場合の入力信号の合成波の相関値を示す説
明図である。図において、Ｓ0 は本来の信号波の相関
値、Ｓ1 はマルチパス波の相関値、Ｓは両者を合成した
合成波の相関値であり、Ｐはこの合成波の相関値Ｓの変
化点である。図２に示すように、マルチパス波の相関値
Ｓ1 のピークは本来の信号の相関値Ｓ0 のピークよりも
必ず遅れて出現する。
【００２２】この点に着目して、この合成波の相関値Ｓ
を位相サーチ回路１１によって前述のように、位相進み
の方から位相遅れの方に順番に連続してサーチしてゆ
き、当該合成波の相関値Ｓの初めての変化点Ｐを検出回
路１３にて検出して、本来の信号波の相関値Ｓ0 のピー
クを検出することにより、必要とするロックポイントに
同期させることができる。
を位相サーチ回路１１によって前述のように、位相進み
の方から位相遅れの方に順番に連続してサーチしてゆ
き、当該合成波の相関値Ｓの初めての変化点Ｐを検出回
路１３にて検出して、本来の信号波の相関値Ｓ0 のピー
クを検出することにより、必要とするロックポイントに
同期させることができる。
【００２３】こうすることによって、マルチパス波が本
来の信号波よりも大きな場合であっても、本来の信号波
のロックポイントを確実に検出することが可能となる。
来の信号波よりも大きな場合であっても、本来の信号波
のロックポイントを確実に検出することが可能となる。
【００２４】実施例２．なお、上記実施例１では、ＤＬ
ＬによるＤＳ同期回路に適用した場合について述べた
が、τディザ同期回路によるＤＳ同期回路に適用しても
よい。図３は請求項２に記載したそのような発明の一実
施例を示すブロック図で、図１と同一の部分には同一符
号を付して説明の重複をさけている。図において、２，
３および４は図１に示す２ａ，２ｂ，３ａ，３ｂおよび
４ａ，４ｂに相当する乗算器、バンドパスフィルタ、お
よび検波器である。
ＬによるＤＳ同期回路に適用した場合について述べた
が、τディザ同期回路によるＤＳ同期回路に適用しても
よい。図３は請求項２に記載したそのような発明の一実
施例を示すブロック図で、図１と同一の部分には同一符
号を付して説明の重複をさけている。図において、２，
３および４は図１に示す２ａ，２ｂ，３ａ，３ｂおよび
４ａ，４ｂに相当する乗算器、バンドパスフィルタ、お
よび検波器である。
【００２５】１４はシフトレジスタ１の発生する１／２
ビット進んだＰＮ系列と１／２ビット遅れたＰＮ系列の
一方を選択して乗算器２に送る切替器である。１５はこ
の切替器１４の切替動作を制御するディザ発生器であ
り、１６はこのディザ発生器１５の発生する信号を検波
器４の検波出力に乗算し、それをループフィルタ６に送
る乗算器である。
ビット進んだＰＮ系列と１／２ビット遅れたＰＮ系列の
一方を選択して乗算器２に送る切替器である。１５はこ
の切替器１４の切替動作を制御するディザ発生器であ
り、１６はこのディザ発生器１５の発生する信号を検波
器４の検波出力に乗算し、それをループフィルタ６に送
る乗算器である。
【００２６】次に動作について説明する。この場合も基
本的な動作は実施例１の場合と同様である。即ち、ディ
ザ発生器１５にて微少な相関値の差を作成して同期追従
を行っている。図３に示すτディザ同期回路のシフトレ
ジスタ１より出力されるＰＮ系列を位相サーチ回路１１
に入力し、その位相を位相進みの方から位相遅れの方に
順番にサーチしてゆき、検出回路１３で合成波の相関値
Ｓの初めての変化点Ｐを検出して必要とするロックポイ
ントに同期させるものである。
本的な動作は実施例１の場合と同様である。即ち、ディ
ザ発生器１５にて微少な相関値の差を作成して同期追従
を行っている。図３に示すτディザ同期回路のシフトレ
ジスタ１より出力されるＰＮ系列を位相サーチ回路１１
に入力し、その位相を位相進みの方から位相遅れの方に
順番にサーチしてゆき、検出回路１３で合成波の相関値
Ｓの初めての変化点Ｐを検出して必要とするロックポイ
ントに同期させるものである。
【００２７】
【発明の効果】以上のように、この請求項１および２の
発明によれば、シフトレジスタの出力するＰＮ系列の位
相を位相サーチ回路で変化させることによって、本来の
信号波にマルチパス波が加わった入力信号の合成波の相
関値を順番にサーチしてゆき、サーチされる合成波の相
関値の変化点を検出回路にて検出して本来の信号波のピ
ークを検出するように構成したので、マルチパス波が本
来の信号波より大きな場合においてもロックポイントを
確実に検出することが可能となり、ＳＳ測距時における
同期ずれを補償できるＤＳ同期回路が得られる効果があ
る。
発明によれば、シフトレジスタの出力するＰＮ系列の位
相を位相サーチ回路で変化させることによって、本来の
信号波にマルチパス波が加わった入力信号の合成波の相
関値を順番にサーチしてゆき、サーチされる合成波の相
関値の変化点を検出回路にて検出して本来の信号波のピ
ークを検出するように構成したので、マルチパス波が本
来の信号波より大きな場合においてもロックポイントを
確実に検出することが可能となり、ＳＳ測距時における
同期ずれを補償できるＤＳ同期回路が得られる効果があ
る。
【図１】この発明の実施例１を示すブロック図である。
【図２】本来の信号波にマルチパス波が加わった場合の
入力信号の合成波の相関値を示す説明図である。
入力信号の合成波の相関値を示す説明図である。
【図３】この発明の実施例２を示すブロック図である。
【図４】従来のＤＳ同期回路を示すブロック図である。
１ シフトレジスタ ２ａ，２ｂ，２ 乗算器 ４ａ，４ｂ，４ 検波器 ５ 減算器 ７ 発振器（ＶＣＯ） １１ 位相サーチ回路 １３ 検出回路 １４ 切替器 １５ ディザ発生器 １６ 乗算器
フロントページの続き (56)参考文献 特開 平３−255740（ＪＰ，Ａ) 特開 平４−347944（ＪＰ，Ａ) 特開 平３−113921（ＪＰ，Ａ) 特開 平２−140031（ＪＰ，Ａ) 特開 平４−47819（ＪＰ，Ａ) 特開 平４−79438（ＪＰ，Ａ) 特開 平４−286235（ＪＰ，Ａ) 特開 平２−276330（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01S 7/00 - 7/42 G01S 13/00 - 13/95 H04L 7/00
Claims (2)
- 【請求項１】 １／２ビット進んだ疑似雑音系列と１／
２ビット遅れた疑似雑音系列とを発生するシフトレジス
タと、前記シフトレジスタの発生する各疑似雑音系列を
それぞれ入力信号と乗算する乗算器と、前記各乗算器の
出力をそれぞれ包絡線検波する検波器と、前記各検波器
の出力の差分より誤差信号を生成する減算器と、前記減
算器からの誤差信号に基づいて発振周波数が制御され
て、前記シフトレジスタへのクロック信号を発生する発
振器と、前記シフトレジスタより出力される疑似雑音系
列の位相を変化させて、本来の信号波にマルチパス波の
加わった前記入力信号の合成波の相関値を位相進みの方
から位相遅れの方に順番にサーチしてゆく位相サーチ回
路と、前記位相サーチ回路によってサーチされる前記合
成波の相関値の初めての変化点に基づいて本来の信号波
のピークを検出する検出回路とを備えたダイレクトシー
ケンス同期回路。 - 【請求項２】 １／２ビット進んだ疑似雑音系列と１／
２ビット遅れた疑似雑音系列とを発生するシフトレジス
タと、前記シフトレジスタの発生する前記疑似雑音系列
の選択を行う切替器と、前記切替器の切替動作を制御す
るディザ発生器と、前記切替器にて選択された前記疑似
雑音系列を入力信号と乗算する乗算器と、前記乗算器の
出力を包絡線検波する検波器と、前記検波器の出力を前
記ディザ発生器の出力と乗算する乗算器と、前記乗算器
の出力に基づいて発振周波数が制御され、前記シフトレ
ジスタへのクロック信号を発生する発振器と、前記シフ
トレジスタより出力される疑似雑音系列の位相を変化さ
せて、本来の信号波にマルチパス波の加わった前記入力
信号の合成波の相関値を位相進みの方から位相遅れの方
に順番にサーチしてゆく位相サーチ回路と、前記位相サ
ーチ回路によってサーチされる前記合成波の相関値の初
めての変化点に基づいて本来の信号波のピークを検出す
る検出回路とを備えたダイレクトシーケンス同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3347646A JP2880344B2 (ja) | 1991-12-04 | 1991-12-04 | ダイレクトシーケンス同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3347646A JP2880344B2 (ja) | 1991-12-04 | 1991-12-04 | ダイレクトシーケンス同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05157838A JPH05157838A (ja) | 1993-06-25 |
| JP2880344B2 true JP2880344B2 (ja) | 1999-04-05 |
Family
ID=18391634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3347646A Expired - Fee Related JP2880344B2 (ja) | 1991-12-04 | 1991-12-04 | ダイレクトシーケンス同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880344B2 (ja) |
-
1991
- 1991-12-04 JP JP3347646A patent/JP2880344B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05157838A (ja) | 1993-06-25 |
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