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JP2870323B2 - Window comparator - Google Patents

Window comparator

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Publication number
JP2870323B2
JP2870323B2 JP4270073A JP27007392A JP2870323B2 JP 2870323 B2 JP2870323 B2 JP 2870323B2 JP 4270073 A JP4270073 A JP 4270073A JP 27007392 A JP27007392 A JP 27007392A JP 2870323 B2 JP2870323 B2 JP 2870323B2
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JP
Japan
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resistor
voltage
resistors
circuit
output
Prior art date
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JP4270073A
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Japanese (ja)
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JPH06120784A (en
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伸博 平井
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NEC Corp
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明はウインドウコンパレータ
に関し、特にヒステリシス特性をもつ不感帯幅設定を可
能とするウインドウコンパレータに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a window comparator, and more particularly to a window comparator capable of setting a dead band width having a hysteresis characteristic.

【0002】[0002]

【従来の技術】従来、かかるウインドウコンパレータ
は、複数のカレントミラー回路や不感帯幅コントロール
回路および電圧設定回路と比較部により構成される。
2. Description of the Related Art Conventionally, such a window comparator comprises a plurality of current mirror circuits, a dead band width control circuit, a voltage setting circuit, and a comparing section.

【0003】図2は従来の一例を示すウインドウコンパ
レータの回路図である。図2に示すように、従来のウイ
ンドウコンパレータは、不感帯幅コントロール回路1
と、電圧設定回路3aと、第1および第2のカレントミ
ラー回路8および9と、電圧設定回路3aの出力および
入力電圧VIをそれぞれ比較する比較部5および6と、
これら比較部5,6の出力の論理積をとることによりコ
ンパレータ出力とするAND回路7とを有し、AND回
路7の出力を不感帯幅コントロール回路1へ帰還してい
る。かかるウインドウコンパレータにおいて、不感帯幅
コントロール回路1は不感帯幅コントロール電源VZ
と、抵抗R1,R2と、スイッチトランジスタQ1と、
バッファ2とを有する。また、第一のカレントミラー回
路8はPNPトランジスタQ3,Q4と、抵抗R8,R
9とを有し、第二のカレントミラー回路9はNPNトラ
ンジスタQ5〜Q7と、抵抗R12〜R14とを有す
る。更に、電圧設定回路3aは抵抗R7,R10,R1
1と、基準電源VR と、電源VCCとPNPトランジスタ
Q2とから構成され、接続点P3,P4を出力とする。
これら接続点P3,P4における2出力は比較部5,6
の各々の入力端子の一方に接続され、入力電圧VIと比
較される。これら比較部5,6の出力はAND回路7に
供給され、その出力VOはスイッチトランジスタQ1の
ベースに帰還される。
FIG. 2 is a circuit diagram of a window comparator showing an example of the related art. As shown in FIG. 2, the conventional window comparator includes a dead band control circuit 1.
A voltage setting circuit 3a, first and second current mirror circuits 8 and 9, comparison units 5 and 6 for comparing the output and input voltage VI of the voltage setting circuit 3a, respectively,
An AND circuit 7 is provided as a comparator output by calculating the logical product of the outputs of the comparison units 5 and 6, and the output of the AND circuit 7 is fed back to the dead band control circuit 1. In such a window comparator, the dead band width control circuit 1 includes a dead band width control power supply VZ.
, Resistors R1 and R2, switch transistor Q1,
And a buffer 2. The first current mirror circuit 8 includes PNP transistors Q3 and Q4 and resistors R8 and R4.
9, the second current mirror circuit 9 includes NPN transistors Q5 to Q7 and resistors R12 to R14. Further, the voltage setting circuit 3a includes resistors R7, R10, R1
1, is composed of a reference power supply V R, and the power supply V CC and the PNP transistor Q2, and outputs a connection point P3, P4.
The two outputs at these connection points P3, P4 are
, And is compared with the input voltage VI. The outputs of these comparators 5 and 6 are supplied to an AND circuit 7, and the output VO is fed back to the base of the switch transistor Q1.

【0004】まず、入力電圧VIが不感帯の外にあると
き、出力VOはLowである。このため、スイッチトラ
ンジスタQ1がオフになり、電圧設定回路3aを形成す
るトランジスタQ2のベースには、不感帯幅コントロー
ル電源V2が印加される。このとき、接続点P3の電圧
P3は、次の(1)式で表わされる。
First, when the input voltage VI is outside the dead zone, the output VO is low. Therefore, the switch transistor Q1 is turned off, and the dead band width control power supply V2 is applied to the base of the transistor Q2 forming the voltage setting circuit 3a. At this time, the voltage V P3 at the connection point P3 is expressed by the following equation (1).

【0005】 [0005]

【0006】但し、VCCは電源電圧、VBE2 はトランジ
スタQ2のベース・エミッタ間電圧である。同様に、接
続点P4の電圧VP4は、次の(2)式で表わされる。
Here, V CC is a power supply voltage, and V BE2 is a base-emitter voltage of the transistor Q2. Similarly, the voltage V P4 connection point P4, is expressed by the following equation (2).

【0007】 [0007]

【0008】さらに、抵抗R10=R11として不感帯
幅VD を求めれば、次の(3)式
Further, if the dead zone width V D is obtained with the resistance R10 = R11, the following equation (3) is obtained.

【0009】 [0009]

【0010】となる。よって、このときのウインドウコ
ンパレータは基準電圧VR を中心とした(2R10/R
7)×(VCC−VBE2 −VZ )の不感帯をもつ。
## EQU1 ## Thus, the window comparator in this case around the reference voltage V R (2R10 / R
7) It has a dead zone of × (V CC -V BE2 -V Z ).

【0011】次に、入力電圧VIが不感帯の内側に変化
したとき、出力VOはHighである。このため、スイ
ッチトランジスタQ1がオンになり、トランジスタQ2
のベースには、 (VZ −Vsat )×{R2/(R1+R2)}+Vsat ≒VZ ×{R2/(R 1+R2)} の電圧が印加される。但し、Vsat はトランジスタQ1
の飽和電圧であり、十分小さいものとして無視する。
Next, when the input voltage VI changes to the inside of the dead zone, the output VO is High. Therefore, the switch transistor Q1 is turned on, and the transistor Q2
The base, the voltage of (V Z -V sat) × { R2 / (R1 + R2)} + V sat ≒ V Z × {R2 / (R 1 + R2)} is applied. However, V sat is the transistor Q1
And is ignored because it is sufficiently small.

【0012】従って、このときの不感帯幅VD を前述し
た(3)式と同様に計算すると、次の(4)式
Accordingly, when the dead zone width V D at this time is calculated in the same manner as in the above equation (3), the following equation (4) is obtained.

【0013】 [0013]

【0014】となる。これを(3)式の不感帯幅と比較
すると、次の(5)式に示すように、
## EQU1 ## When this is compared with the dead zone width of the equation (3), as shown in the following equation (5),

【0015】 [0015]

【0016】だけ広がる。この広がりΔVがヒステリシ
ス特性を表わす。
Only spread. This spread ΔV indicates a hysteresis characteristic.

【0017】要するに、従来のウインドウコンパレータ
はヒステリシス特性をもって構成される。
In short, the conventional window comparator has a hysteresis characteristic.

【0018】[0018]

【発明が解決しようとする課題】上述した従来のウイン
ドウコンパレータは、第1のカレントミラー回路と、第
2のカレントミラー回路の非対称性により、抵抗R10
とR11を流れる電流の大きさに差が生じる。このた
め、不感帯の上端(P3の電圧)と、下端(P4の電
圧)とでのヒステリシス分が等しくならない。
The above-described conventional window comparator has a resistor R10 due to the asymmetry of the first current mirror circuit and the second current mirror circuit.
And the magnitude of the current flowing through R11 is different. For this reason, the hysteresis at the upper end (voltage of P3) and the lower end (voltage of P4) of the dead zone are not equal.

【0019】例えば、抵抗R10,R11を流れる電流
が抵抗R7と流れる電流I1 の各々k2 倍,k3 倍とし
て計算すると、接続点P3の電圧のヒステリシス分ΔV
P3は、次の(6)式で表わされる。
For example, if the current flowing through the resistors R10 and R11 is calculated as k 2 times and k 3 times the current I 1 flowing through the resistor R7, respectively, the hysteresis ΔV of the voltage at the connection point P3 is obtained.
P3 is represented by the following equation (6).

【0020】 [0020]

【0021】同様に、接続点P4の電圧のヒステリシス
分ΔVP4は、次の(7)式で表わされる。
Similarly, the hysteresis ΔV P4 of the voltage at the connection point P4 is expressed by the following equation (7).

【0022】 [0022]

【0023】このように、従来のウインドウコンパレー
タは、不感帯の上端と下端とでヒステリシス分が異なる
という欠点がある。
As described above, the conventional window comparator has a disadvantage that the hysteresis is different between the upper end and the lower end of the dead zone.

【0024】本発明の目的は、かかる不感帯の上端およ
び下端でのヒステリシス分を等しくすることのできるウ
インドウコンパレータを提供することにある。
An object of the present invention is to provide a window comparator capable of equalizing hysteresis at the upper end and the lower end of the dead zone.

【0025】[0025]

【課題を解決するための手段】本発明のウインドウコン
パレータは、入力電圧に対する不感帯幅のヒステリシス
特性を制御するにあたり、スイッチトランジスタと第
1,第2の抵抗および不感帯幅コントロール電圧源を備
、前記スイッチトランジスタがオン状態のとき前記不
感帯幅コントロール電圧源の電圧を前記第1,第2の抵
抗で分圧した値を出力する一方、前記スイッチトランジ
スタがオフ状態のとき前記不感帯幅コントロール電圧源
の電圧をそのまま出力する不感帯幅コントロール回路
と、一端を前記不感帯幅コントロール回路の出力端に接
続した第3の抵抗と前記第3の抵抗の他端に接続される
第4の抵抗と前記第4の抵抗の他端を反転入力に接続し
且つ非反転入力に基準電圧を供給されるオペアンプと前
記オペアンプの反転入力および出力間に接続され且それ
ぞれ前記第4の抵抗,前記第3の抵抗に等しい抵抗値を
有する第5および第6の抵抗を備えた電圧設定回路と、
前記第3および第4の抵抗の接続点と前記第5および第
6の抵抗の接続点の電位をリファレンスとしてそれぞれ
入力電圧と比較する2つの比較部と、前記2つの比較部
の出力を2入力とするアンド回路とを有し、前記アンド
回路の出力をコンパレータ出力とするとともに、前記不
感帯幅コントロール回路の前記スイッチトランジスタを
制御するために帰還して構成される。
SUMMARY OF THE INVENTION A window comparator according to the present invention has a hysteresis of a dead band width with respect to an input voltage.
In controlling the characteristics, a switch transistor, first and second resistors, and a dead band control voltage source are provided .
Changing the voltage of the sensitive zone control voltage source to the first and second resistors.
Outputs the value divided by the resistance while the switch transistor
The dead band width control voltage source when the
, A third resistor having one end connected to the output terminal of the dead band width control circuit, a fourth resistor connected to the other end of the third resistor, and the fourth resistor. The other end of the resistor is connected between an inverting input and an operational amplifier supplied with a reference voltage to a non-inverting input, and is connected between the inverting input and the output of the operational amplifier and is equal to the fourth resistor and the third resistor, respectively. A voltage setting circuit including fifth and sixth resistors having resistance values;
Two comparison units for comparing a potential at a connection point between the third and fourth resistors and a connection point between the fifth and sixth resistors with an input voltage, respectively, as a reference; and a aND circuit for outputting a two-input, with the output of the aND circuit and the comparator output, and fed back to control the switching transistor before Symbol dead zone width control circuit.

【0026】[0026]

【実施例】次に本発明の実施例について図面を参照して
説明する。図1は本発明の一実施例を示すウインドウコ
ンパレータの回路図である。図1に示すように、本実施
例では前述した図2の従来例と比較して、不感帯幅コン
トロール回路1と、比較部5,6と、AND回路7とが
同一であり、カレントミラー回路8,9を省略するとと
もに、電圧設定回路1を改良している。その電圧設定回
路3は、不感帯コントロール回路1のバッファ2出力に
接続した抵抗R3と、この抵抗R3の他端に接続される
抵抗R4と、この抵抗R4の他端を反転入力に接続し且
つ非反転入力に基準電圧VR を供給されるオペアンプ4
と、この反転入力および出力間に接続され且つそれぞれ
抵抗R4,R3に等しい抵抗値を有する抵抗R5および
R6とを備えている。
Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a window comparator showing one embodiment of the present invention. As shown in FIG. 1, in the present embodiment, the dead band width control circuit 1, the comparators 5, 6, and the AND circuit 7 are the same as those in the conventional example of FIG. , 9 are omitted, and the voltage setting circuit 1 is improved. The voltage setting circuit 3 includes a resistor R3 connected to the output of the buffer 2 of the dead zone control circuit 1, a resistor R4 connected to the other end of the resistor R3, and a resistor R4 connected to the inverting input of the other end of the resistor R4. operational amplifier is supplied with the reference voltage V R to the inverting input 4
And resistors R5 and R6 connected between the inverting input and the output and having resistances equal to the resistors R4 and R3, respectively.

【0027】このオペアンプ4の非反転入力に基準電圧
R が接続され、反転入力には、抵抗R1,R2とスイ
ッチトランジスタQ1と不感帯幅コントロール電圧VZ
とバッファ2から成る不感帯幅コントロール回路1の出
力が抵抗R3,R4を介して接続されている。一方、こ
のオペアンプ4の反転入力には、さらに抵抗R5,R6
を介してオペアンプ4の出力端が接続されている。これ
らの抵抗R3〜R6は前述したように、R4とR5、R
3とR6の抵抗値が各々等しく設定される。
The reference voltage V R to the non-inverting input of the operational amplifier 4 is connected to the inverting input, the resistors R1, R2 and the switch transistor Q1 and the dead zone width control voltage V Z
And the output of the dead band width control circuit 1 composed of the buffer 2 are connected via resistors R3 and R4. On the other hand, the inverting input of the operational amplifier 4 further includes resistors R5 and R6.
The output terminal of the operational amplifier 4 is connected via the terminal. As described above, these resistors R3 to R6 are connected to R4, R5, and R5.
3 and R6 are set to have equal resistance values.

【0028】このように、抵抗分割する接続点P1とP
2の各電圧VP1とVP2とが比較部5,6の各々の入力端
子の一方に伝えられ、他方の入力端子に供給される共通
の入力信号VIと比較される。これら比較部5,6の出
力はAND回路7に入力され、その出力VOはコンパレ
ータ出力になるとともに、不感帯幅コントロール回路1
のスイッチトランジスタQ1のベースに帰還される。
As described above, the connection points P1 and P
And each voltage V P1 of 2 and V P2 is transmitted to one of each of the input terminals of the comparator unit 5 and 6, are compared to the common input signal VI supplied to the other input terminal. The outputs of these comparators 5 and 6 are input to an AND circuit 7, and the output VO becomes a comparator output and a dead band width control circuit 1
To the base of the switch transistor Q1.

【0029】かかるウインドウコンパレータにおいて、
まず入力VIが不感帯の外にあるとき、出力VOはLo
wである。このため、スイッチトランジスタのQ1がオ
フし、バッファ2には不感帯幅コントロール電圧V2が
供給される。このとき、接続点P1の電圧VP1は、次の
(8)式で表わされる。
In such a window comparator,
First, when the input VI is outside the dead zone, the output VO is Lo.
w. Therefore, the switch transistor Q1 is turned off, and the dead band width control voltage V2 is supplied to the buffer 2. At this time, the voltage V P1 at the connection point P1 is expressed by the following equation (8).

【0030】 [0030]

【0031】また、接続点P2の電圧VP2は、次の
(9)式で表わされる。但し、R3=R6,R4=R5
としている。
Further, the voltage V P2 at the connection point P2 is expressed by the following equation (9). However, R3 = R6, R4 = R5
And

【0032】 [0032]

【0033】これらの電圧により、不感帯幅VD を求め
ると、次の(10)式となる。
When the dead zone width V D is obtained from these voltages, the following equation (10) is obtained.

【0034】 [0034]

【0035】よってこのときのウインドウコンパレータ
は基準電圧VR を中心とした{2R4/(R3+R4}
(VR −VZ )の不感帯をもつことになる。
[0035] Thus the window comparator in this case around the reference voltage V R {2R4 / (R3 + R4}
It will have a dead zone of (V R -V Z).

【0036】次に、入力VIが不感帯の内側に変化した
とき、出力VOはHighであり、スイッチトランジス
タQ1がオンする。このためバッファ2には、 (VZ −Vsat )×{R2/(R1+R2)}+Vsat ≒{R2/(R1+R 2)}×VZ が印加される。従って、このときの不感帯幅VD を計算
すると、次の(11)式
Next, when the input VI changes to the inside of the dead zone, the output VO is High, and the switch transistor Q1 turns on. Therefore, (V Z -V sat ) × {R2 / (R1 + R2)} + V sat {R2 / (R1 + R2)} × V Z is applied to the buffer 2. Therefore, when the dead zone width V D at this time is calculated, the following equation (11) is obtained.

【0037】 [0037]

【0038】となる。この(11)式で表わされる不感
帯幅を(10)式の不感帯幅と比較すると、次の(1
2)式で表わされる電圧ΔV
## EQU4 ## Comparing the dead zone width expressed by the equation (11) with the dead zone width of the equation (10), the following (1) is obtained.
2) Voltage ΔV expressed by equation

【0039】 [0039]

【0040】だけが広がる。つまり、ヒステリシス特性
をもつことになる。
Only spreads. That is, it has a hysteresis characteristic.

【0041】また、不感帯の上端(P1の電圧)と、下
端(P2の電圧)とでのヒステリシス分は、両者とも次
の(13)式のように、
The hysteresis at the upper end (voltage of P1) and the lower end (voltage of P2) of the dead zone are expressed by the following equations (13).

【0042】 [0042]

【0043】で等しくなる。And becomes equal.

【0044】[0044]

【発明の効果】以上説明したように、本発明のウインド
ウコンパレータは、基準電圧をオペアンプを介して与え
ることにより、オペアンプの反転入力に流れ込む電流を
無視することができるため、抵抗R4,R5を流れる電
流値を等しくでき、不感帯の上端および下端のヒステリ
シス分を正確に等しくできるという効果がある。
As described above, the window comparator according to the present invention can ignore the current flowing into the inverting input of the operational amplifier by applying the reference voltage through the operational amplifier, and thus can flow through the resistors R4 and R5. There is an effect that the current values can be made equal and the hysteresis at the upper end and the lower end of the dead zone can be made exactly equal.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例を示すウインドウコンパレー
タの回路図である。
FIG. 1 is a circuit diagram of a window comparator showing one embodiment of the present invention.

【図2】従来の一例を示すウインドウコンパレータの回
路図である。
FIG. 2 is a circuit diagram of a window comparator showing an example of the related art.

【符号の説明】[Explanation of symbols]

1 不感帯幅コントロール回路 2 バッファ 3 電圧設定回路 4 オペアンプ 5,6 比較部 7 AND回路 R1〜R6 抵抗 Q1 スイッチトランジスタ VZ 不感帯幅コントロール電源 VR 基準電源 VI 入力電圧 VO 出力電圧1 dead zone width control circuit 2 buffer 3 voltage setting circuit 4 op 5,6 comparison unit 7 the AND circuit R1~R6 resistor Q1 switching transistor V Z dead zone width control voltage V R the reference power source VI Input voltage VO Output voltage

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 入力電圧に対する不感帯幅のヒステリシ
ス特性を制御するにあたり、スイッチトランジスタと第
1,第2の抵抗および不感帯幅コントロール電圧源を備
、前記スイッチトランジスタがオン状態のとき前記不
感帯幅コントロール電圧源の電圧を前記第1,第2の抵
抗で分圧した値を出力する一方、前記スイッチトランジ
スタがオフ状態のとき前記不感帯幅コントロール電圧源
の電圧をそのまま出力する不感帯幅コントロール回路
と、一端を前記不感帯幅コントロール回路の出力端に接
続した第3の抵抗と前記第3の抵抗の他端に接続される
第4の抵抗と前記第4の抵抗の他端を反転入力に接続し
且つ非反転入力に基準電圧を供給されるオペアンプと前
記オペアンプの反転入力および出力間に接続され且それ
ぞれ前記第4の抵抗,前記第3の抵抗に等しい抵抗値を
有する第5および第6の抵抗を備えた電圧設定回路と、
前記第3および第4の抵抗の接続点と前記第5および第
6の抵抗の接続点の電位をリファレンスとしてそれぞれ
入力電圧と比較する2つの比較部と、前記2つの比較部
の出力を2入力とするアンド回路とを有し、前記アンド
回路の出力をコンパレータ出力とするとともに、前記不
感帯幅コントロール回路の前記スイッチトランジスタを
制御するために帰還することを特徴とするウインドウコ
ンパレータ。
1. A hysteresis of a dead band width with respect to an input voltage.
A switch transistor, a first resistor, a second resistor, and a dead band control voltage source for controlling the switching characteristics.
Changing the voltage of the sensitive zone control voltage source to the first and second resistors.
Outputs the value divided by the resistance while the switch transistor
The dead band width control voltage source when the
, A third resistor having one end connected to the output terminal of the dead band width control circuit, a fourth resistor connected to the other end of the third resistor, and the fourth resistor. The other end of the resistor is connected between an inverting input and an operational amplifier supplied with a reference voltage to a non-inverting input, and is connected between the inverting input and the output of the operational amplifier and is equal to the fourth resistor and the third resistor, respectively. A voltage setting circuit including fifth and sixth resistors having resistance values;
Two comparison units for comparing a potential at a connection point between the third and fourth resistors and a connection point between the fifth and sixth resistors with an input voltage, respectively, as a reference; and a aND circuit for outputting a two-input, the aND output of the circuit with a comparator output, window comparator, characterized in that the feedback to control the switching transistor before Symbol dead zone width control circuit.
【請求項2】 前記電圧設定回路は、1つの基準電圧源
を用いる請求項1記載のウインドウコンパレータ。
2. The window comparator according to claim 1, wherein said voltage setting circuit uses one reference voltage source.
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