JP2867943B2 - Ｓｄｈ伝送システムの遅延変動吸収方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＳＤＨ（Ｓｙｎｃｈ
ｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）
伝送システムを用いてキャリアリレー信号などの信号を
伝送する場合に問題となる遅延変動時間を抑圧するＳＤ
Ｈ伝送システムの遅延変動吸収方法に関する。

【０００２】

【従来の技術】図８はＳＤＨ伝送システムにおける多重
化構造の基本構成図であり、ＳＤＨ伝送システムのクロ
ックと非同期な１．５４４Ｍｂ／ｓ信号をＳＤＨ伝送シ
ステムへマッピング，ディマッピングする場合を例にし
ている。

【０００３】図８に示すように、非同期１．５４４Ｍｂ
／ｓ信号は、ＳＤＨ伝送システムの送信局側において、
まずＣ（Ｃｏｎｔａｉｎｅｒ）の一種であるＣ−１１に
マッピングされる。次に、Ｃ−１１にＰＯＨ（パスオー
バヘッド）が付加されて、低次バーチャルコンテナ（Ｌ
ｏｗｅｒ ｏｒｄｅｒ Ｖｉｒｔｕａｌ Ｃｏｎｔａｉ
ｎｅｒ）の一種であるＶＣ−１１が生成され、更に、Ｔ
Ｕポインタが付加されたＴＵ（Ｔｒｉｂｕｔａｒｙ Ｕ
ｎｉｔ）の一種であるＴＵ−１１が生成される。ここ
で、ＴＵポインタは、低次ＶＣをＴＵに収容する際に、
そのＴＵが収容されている高次ＶＣのフレーム位相と低
次ＶＣのフレーム位相の時間差を、アドレスで示すため
のポインタである。次に、同一種類のＴＵを１個あるい
は複数個束ねたＴＵＧ（Ｔｒｉｂｕｔａｒｙ Ｕｎｉｔ
Ｇｒｏｕｐ）の一種であるＴＵＧ−２が生成され、更
にＴＵＧ−２を多重化してＰＯＨを付加した高次バーチ
ャルコンテナの一種であるＶＣ−３が生成され、次い
で、ＡＵポインタが付加されたＡＵ（Ａｄｍｉｎｉｓｔ
ｒａｔｉｖｅ Ｕｎｉｔ）の一種であるＡＵ−３が生成
される。ここで、ＡＵポインタは、高次ＶＣをＡＵに収
容する際に、そのＡＵが収容される同期転送モジュール
のフレーム位相と、高次ＶＣのフレーム位相の時間差
を、アドレスで示すためのポインタである。そして、Ａ
Ｕ−３を１個あるいは複数個束ねたＡＵＧ（Ａｄｍｉｎ
ｉｓｔｒａｔｉｖｅ Ｕｎｉｔ Ｇｒｏｕｐ）が生成さ
れ、最後に、ＳＯＨ（Ｓｅｃｔｉｏｎ Ｏｖｅｒ Ｈｅ
ａｄ）を付加したＳＴＭ−０（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆｅｒ ＭｏｄｕｌｅＬｅｖｅｌ ０）が
生成され、光ファイバケーブル等を通じて受信局側に送
られる。なお、ＳＴＭ−０の代わりに、ＳＴＭ−１，Ｓ
ＴＭ−４，ＳＴＭ−１６が使用される場合もある。

【０００４】他方、受信局側においては、送信局側と逆
の手順で、ＳＴＭ−０から、ＡＵＧ，ＡＵ−３，ＶＣ−
３，ＴＵＧ−２，ＴＵ−１１，ＶＣ−１１，Ｃ−１１を
経て、非同期１．５４４Ｍｂ／ｓ信号が分離される。

【０００５】

【発明が解決しようとする課題】ところで、ＳＤＨ伝送
システムは、絶対遅延量が小さい反面、遅延変動量が比
較的大きい。これは、ＳＤＨにおいては、伝送フレーム
と多重化される情報のフレームとのずれをＡＵポイン
タ，ＴＵポインタと呼ばれるオフセット値（アドレス
値）により、あたかもメモリにアクセスするが如く指し
示す技術を用いて同期化しており、そのポインタ処理上
ビットバッファを必要とするために、このビットバッフ
ァの位相吸収範囲がそのまま系の遅延変動として現れる
からである。遅延変動はＳＤＨ伝送システムの構成によ
っては送信局側や若し中継局があれば中継局側でも発生
するが、当然に受信局側においても発生する。本発明
は、この受信局側における遅延変動量を抑圧することを
目的としている。

【０００６】一般に受信側総遅延変動量は、ＡＵポイン
タ処理での遅延変動量とＴＵポインタ処理での遅延変動
量との和となる。一般にポインタ処理用のビットバッフ
ァ容量は最低でも３ビット必要とされるため、ＡＵポイ
ンタ処理では、 １５６ｎｓｅｃ（１／６．４ＭＨｚ）×３＝０．４６８
μｓｅｃ の遅延変動量となり、ＴＵポインタ処理では、 ０．５７８μｓｅｃ（１／１．７２８ＭＨｚ）×３＝
１．７３６μｓｅｃ の遅延変動量となる。従って、受信局側全体では、約
２．２μｓｅｃの遅延変動量となる。

【０００７】このような遅延変動は、遅延変動量の制限
が厳しい信号、例えば電力網制御用キャリアリレー信号
の伝送を行う場合には問題となる。即ち、キャリアリレ
ーシステムは送電線の両端における同時刻の送電線電流
値等の情報をキャリアを用いて伝送して比較することに
より送電系統の異常を検出して必要な保護を行うシステ
ムであり、受端においては、送端からのデータの伝送遅
延時間が既知でかつ変動しないことを前提として、受端
側における同時刻の送電線電流値と比較しているため、
或る程度の絶対遅延時間は許容できるが、伝送遅延時間
の変動には厳しい制限が課せられるためである。

【０００８】なお、ＳＤＨ伝送システムを用いてキャリ
アリレー信号を伝送する従来の技術として、特開平５−
１６０８０４号公報に見られる技術がある。この従来技
術は、ＳＤＨフレームにおけるＤＣＣ（Ｄａｔａ Ｃｏ
ｍｍｕｎｉｃａｔｉｏｎ Ｃｈａｎｎｅｌ）の位置がフ
レーム中において固定であり伝送遅延時間の変動を受け
ない点に着目し、キャリアリレー信号をＤＣＣを用いて
伝送するものである。しかし、ＤＣＣで伝送できるデー
タ量はペイロードで伝送できるデータ量に比べて遙に少
ないため、大容量のキャリアリレー信号の伝送には適さ
ない。本発明は、ペイロードで伝送される信号の遅延変
動を抑圧しようとするものである。

【０００９】

【課題を解決するための手段】本発明は、非同期信号を
マッピング，ディマッピングするＳＤＨ伝送システムに
おいて、受信局側において、ディマッピングされた非同
期信号をＦＩＦＯメモリに一旦蓄積し、該蓄積した非同
期信号を、 １２５μｓｅｃ×（受信したＡＵポインタ値／７８３）＋一定時間 …（１） のタイミングで、各フレームずつ読み出す。

【００１０】ディマッピングされた非同期信号をＦＩＦ
Ｏメモリに一旦蓄積し、この蓄積した非同期信号を、受
信局側のポインタ処理による遅延変動の影響を受けない
或る基準とする位置から一定時間経過後のタイミングで
読み出すと、絶対遅延時間は増大するが、ポインタ処理
による遅延変動はその増大した絶対遅延時間内で吸収さ
れ、遅延変動を抑圧することができる。

【００１１】ここで、ポインタ処理による遅延変動の影
響を受けない或る基準とする位置として、本発明では、
受信したＡＵポインタ値、つまり未だポインタ処理され
ていない受信時点のＡＵポインタ値が示すペイロード内
のＪ１（ＶＣ−３の先頭）の位置を使用する。但し、Ａ
Ｕポインタ値は、図１のＳＴＭ−０フォーマット図のペ
イロード部分に記入するように０から７８２までの値を
とるが、例えば８６から８７，１７３から１７４の箇所
のように次の行に移る際にはＳＯＨを跨がるため、ＡＵ
ポインタ値とＪ１位置との関係は、図２の実線２１に示
すようにリニアにならない。そこで、ＡＵポインタ値が
０から７８２まで変化したときＪ１の位相が１２５μｓ
ｅｃ変化することから、１２５μｓｅｃ×（受信したＡ
Ｕポインタ値／７８３）によってＪ１の位置を補正し、
図２の一点鎖線２２に示すようにＳＯＨの影響を取り除
いてＡＵポインタ値に対してリニアに変化するようなＪ
１位置を求め、この補正後のＪ１の位置を基準にする。

【００１２】また、上記（１）式における一定時間は、
絶対遅延時間ができるだけ短くなるように定められる。
絶対遅延時間は、各多重分離時における固定遅延時間に
加えてＴＵポインタ値で示される位置も関係する。この
ため、ＴＵポインタ値が可変であると上記一定時間も可
変にする必要があり、制御が複雑になる。そこで、本発
明では、ＴＵポインタ値を固定化する。そして、ＡＵポ
インタで示されるＪ１の次のバイトがＴＵレベルのＶ１
に当たり、ＴＵ内のポインタ値はＶ１とＶ２で示され、
ポインタ値０がＶ２の次のバイトであり、またＴＵポイ
ンタ値は０から１０３までの１０４値（２６×４）を取
るので、マージンとしての定数をαとしたとき、下記の
式（２）で与えられる値を前記一定時間とする。 １２５μｓｅｃ＋（１２５μｓｅｃ×４）×ＴＵポインタ値／１０４＋α …（２） 例えばＴＵポインタ値０の場合は、Ｖ２までの１フレー
ム分＋α、つまり、１２５μｓｅｃ＋（１２５μｓｅｃ
×４）×０／１０４＋α＝１２５μｓｅｃ＋αとなる。
また、ＴＵポインタ値１０３の場合は、次のＶ２の手前
のバイト＋α、つまり、１２５μｓｅｃ＋（１２５μｓ
ｅｃ×４）×１０３／１０４＋α＝６２０μｓｅｃ＋α
となる。

【００１３】

【発明の実施の形態】次に本発明の実施の形態の例につ
いて図面を参照して詳細に説明する。

【００１４】図３は本発明を適用したＳＤＨ伝送システ
ムを用いて非同期信号を伝送する場合の基本構成例を示
し、非同期１．５４４Ｍｂ／ｓ信号を伝送する場合を示
す。キャリアリレー信号などの非同期１．５４４Ｍｂ／
ｓ信号は、送信局側において従来と同様にＣ−１１にマ
ッピングされた後、ＶＣ−１１，ＴＵ−１，ＴＵＧ−
２，ＶＣ−３，ＡＵ−３，ＡＵＧを経てＳＴＭ−０に多
重化され、光ファイバケーブル等を通じて受信局側に送
られる。受信局側においては、送信局側と逆の手順で従
来と同様にＳＴＭ−０から、ＡＵＧ，ＡＵ−３，ＶＣ−
３，ＴＵＧ−２，ＴＵ−１１，ＶＣ−１１，Ｃ−１１を
経て、非同期１．５４４Ｍｂ／ｓ信号が多重分離され
る。そして、本発明では、この多重分離された非同期
１．５４４Ｍｂ／ｓ信号をＦＩＦＯメモリに一旦蓄積
し、ＡＵ−３の処理を行う部分において生成した所定の
タイミング信号ＴＣに同期して、各フレームずつ読み出
す。

【００１５】図４は受信局側の構成例を示すブロック図
である。同図において、処理部１は送信局側から受信し
たＳＴＭ−０およびラインクロック（５１．８４ＭＨ
ｚ）を入力し、ＳＴＭ−０からＡＵＧ，ＡＵＧからＡＵ
−３の分離を行う部分、処理部２はＡＵ−３からＶＣ−
３，ＶＣ−３からＴＵＧ−２，ＴＵＧ−２からＴＵ−１
１，ＴＵ−１１からＶＣ−１１の分離を行う部分、処理
部３はＶＣ−１１からＣ−１１への分離を行って非同期
１．５４４Ｍｂ／ｓ信号Ｄ１とクロックＣ１とを出力す
る部分であり、ＴＵポインタ値を固定化するためにこれ
らは全て同じ装置内クロック（１９ＭＨｚ／６ＭＨｚ）
に同期して動作する。

【００１６】また、ＦＩＦＯ部４は、処理部３から出力
された非同期１．５４４Ｍｂ／ｓ信号Ｄ１をクロックＣ
１に同期して内部のＦＩＦＯメモリに書き込み、タイミ
ング信号ＴＣに同期して各フレームずつ非同期１．５４
４Ｍｂ／ｓ信号をＦＩＦＯメモリから読み出し、クロッ
ク（１．５４４ＭＨｚ）Ｃ２と共に出力する部分であ
る。

【００１７】更に、タイミング信号生成部５は、ＦＩＦ
Ｏ部４に与えるタイミング信号ＴＣを生成する部分であ
り、処理部１からそこで解釈されたＡＵポインタ値が入
力され、またラインクロックも入力される。このタイミ
ング信号生成部５は、ＡＵポインタ値とシステム固定の
ＴＵポインタ値とに基づいて、前述した式（１），
（２）に従ってタイミング信号ＴＣを生成する。

【００１８】タイミング信号生成部５は、例えば図５に
示すように、ＲＯＭ５１と加算器５２とカウンタ５３と
で実現することができる。ここで、ＲＯＭ５１には、０
から７８２までの各アドレス値に対応する記憶域に、
「１２５μｓｅｃ×（アドレス値／７８３）」の計算結
果が予め記憶されており、図４の処理部からのＡＵポイ
ンタ値をアドレス入力として、該当する記憶域に記憶さ
れた計算結果を加算器５２に出力する。加算器５２は、
ＲＯＭ５１から出力された計算結果と、前記式（２）で
求められる一定時間とを加算し、加算結果をカウンタ５
３にロードする。カウンタ５３はラインクロック（５
１．８４ＭＨｚ）でカウントダウンし、カウント値０に
なると、タイミング信号ＴＣを出力する。なお、一定時
間も考慮した計算結果をＲＯＭ５１に記憶しておけば、
加算器５２は不要である。

【００１９】またＦＩＦＯ部４は、例えば図６に示すよ
うに、ＦＩＦＯメモリ４１，読み出しクロック生成回路
４２，Ｄ型フリップフロップ４３，４４およびアンドゲ
ート４５で構成できる。図６において、ＦＩＦＯメモリ
４１には処理部３から出力される非同期１．５４４Ｍｂ
／ｓ信号Ｄ１がクロックＣ１に同期して書き込まれる。
他方、タイミング信号ＴＣがハイレベルに変化すると、
アンドゲート４５の出力が装置内クロックに同期してそ
のクロックの１周期の間ハイレベルになり、読み出しク
ロック生成回路４２はこのアンドゲート４５の出力がハ
イレベルとなるタイミングを起点として、装置内クロッ
ク（５１．８４ＭＨｚ）から生成した読み出しクロック
（１．５４４ＭＨｚ）をＦＩＦＯメモリ４１に加え、非
同期１．５４４Ｍｂ／ｓ信号の読み出しを行う。このと
き、読み出しクロック生成回路４２は、１フレーム分の
読み出しに必要な数の読み出しクロックを発生すると、
次にアンドゲート４５の出力がハイレベルになるまで読
み出しクロックの発生を停止する。

【００２０】図７は図４の受信局側におけるタイムチャ
ートの一例を示す。同図において、受信フレーム（Ａ）
は図４の処理部１で受信されるフレームに、ＡＵ−３装
置内フレーム（Ｂ）は図４の処理部１でＡＵポインタ処
理された後のフレームに、ＴＵ−１１フレーム（Ｃ）は
図４の処理部２でＴＵポインタ処理された後のフレーム
に、１．５４４Ｍｂ／ｓのデータ出力（Ｄ）は処理部３
から出力される非同期１．５４４Ｍｂ／ｓ信号Ｄ１に、
ＦＩＦＯで遅延吸収後の出力（Ｅ）は図４のＦＩＦＯ４
から出力される非同期１．５４４Ｍｂ／ｓ信号Ｄ２に、
それぞれ対応している。

【００２１】図７に示すように、ＡＵ−３装置内フレー
ム（Ｂ）では、ＶＣ−３の先頭（Ｊ１）はＡＵポインタ
にかかるビットバッファの許容位相範囲内で遅延変動が
発生している。他方、ＴＵ−１１フレーム（Ｃ）では、
本実施例ではＴＵポインタを固定化しているためＴＵポ
インタにかかる遅延変動はなく、ＶＣ−１１の先頭（Ｖ
５）はＴＵポインタ値で示される位置＋固定遅延の箇所
に存在する。従って、１．５４４Ｍｂ／ｓのデータ出力
（Ｄ）はＡＵ−３装置内フレーム（Ｂ）の受ける遅延変
動分だけ遅延変動する。

【００２２】この遅延変動を抑圧するため、本実施例で
は、先ず受信フレーム（Ａ）におけるＪ１位置を図７の
受信フレーム（Ａ’）の補正後のＪ１位置のように補正
する。この補正は、前記（１）式における「１２５μｓ
ｅｃ×（受信したＡＵポインタ値／７８３）」の計算に
相当する。そして、この補正後のＪ１位置より前記
（２）式で示される一定時間遅延させたタイミングでＦ
ＩＦＯメモリ４１からデータを読み出す。この読み出し
たものが、図７の（Ｅ）であり、常に補正後のＪ１に同
期している。なお、図７ではＶ５の箇所についてのみ示
しているが、ＴＵ−１１フレームではＶ５に相当する他
のフレームの位置は固定バイト（１固定）となってお
り、位置が明確なので、他フレームでもＶ５の場合と同
様の処理が可能である。ここで、タイミング信号生成部
５においてＪ１の位置補正をラインクロック５１．８４
ＭＨｚを用いて行う場合の時間的精度は約１５６ｎｓｅ
ｃ（１／６．４ＭＨｚ）±２０ｎｓｅｃであり、更にタ
イミング信号ＴＣをＦＩＦＯ部４で装置内クロック５
１．８４ＭＨｚに乗せ替えるための時間的精度は−２０
ｎｓｅｃ〜＋４０ｎｓｅｃ程度なので、ＦＩＦＯメモリ
から読み出される非同期１．５４４Ｍｂ／ｓ信号の遅延
変動は１５６ｎｓｅｃ−２０ｎｓｅｃ〜１５６ｎｓｅｃ
＋４０ｎｓｅｃとなる。

【００２３】

【発明の効果】以上説明したように、本発明によれば、
ＳＤＨ伝送システムで非同期信号を伝送する際の受信局
側遅延変動時間を大幅に低減することが可能となる。

【図面の簡単な説明】

【図１】ＳＴＭ−０のフォーマットを示す図である。

【図２】ＡＵポインタ値と、Ｊ１位置，補正後のＪ１位
置との関係を示す図である。

【図３】本発明を適用したＳＤＨ伝送システムを用いて
非同期信号を伝送する場合の基本構成例を示す図であ
る。

【図４】本発明を適用したＳＤＨ伝送システムの受信局
側の構成例を示すブロック図である。

【図５】タイミング信号生成部の構成例を示すブロック
図である。

【図６】ＦＩＦＯ部の構成例を示すブロック図である。

【図７】受信局側におけるタイムチャートの一例を示す
図である。

【図８】ＳＤＨ伝送システムにおける多重化構造の基本
構成図である。

【符号の説明】

１〜３…処理部 ４…ＦＩＦＯ部 ４１…ＦＩＦＯメモリ ４２…読み出しクロック生成回路 ４３，４４…Ｄ型フリップフロップ ４５…アンドゲート ５…タイミング信号生成部 ５１…ＲＯＭ ５２…加算器 ５３…カウンタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 非同期信号をマッピング，ディマッピン
   グするＳＤＨ伝送システムにおいて、 受信局側において、ディマッピングされた非同期信号を
   ＦＩＦＯメモリに一旦蓄積し、該蓄積した非同期信号
   を、「１２５μｓｅｃ×（受信したＡＵポインタ値／７
   ８３）＋一定時間」のタイミングで、各フレームずつ読
   み出すようにしたことを特徴とするＳＤＨ伝送システム
   の遅延変動吸収方法。
2. 【請求項２】 ＴＵポインタ値を固定化し、且つ、マー
   ジンである定数をαとしたとき、「１２５μｓｅｃ＋
   （１２５μｓｅｃ×４）×ＴＵポインタ値／１０４＋
   α」で与えられる値を前記一定時間とすることを特徴と
   する請求項１記載のＳＤＨ伝送システムの遅延変動吸収
   方法。
3. 【請求項３】 非同期信号としてキャリアリレー信号を
   伝送することを特徴とする請求項２記載のＳＤＨ伝送シ
   ステムの遅延変動吸収方法。