JP2864581B2 - Method for manufacturing semiconductor device - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、埋め
込みゲート型の半導体装置に適用して好適なものであ
る。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and is particularly suitable for application to a buried gate type semiconductor device.
本発明は、半導体基体を選択酸化することによって、
素子間分離領域にフィールド酸化膜を形成するととも
に、ゲート電極形成領域にフィールド酸化膜よりもチャ
ネル長方向の幅及び厚さが小さい酸化膜を形成する工程
と、エッチングを行うことにより、フィールド酸化膜の
上部を除去してフィールド酸化膜の表面と半導体基体の
表面とがほぼ同一平面になるようにするとともに、ゲー
ト電極形成領域に形成された酸化膜及びチャネル幅方向
で見て酸化膜の両側の部分のフィールド酸化膜の上部を
除去して溝を形成する工程と、半導体基体の表面にゲー
ト酸化膜を形成する工程と、溝の内部にゲート電極をこ
のゲート電極の表面とフィールド酸化膜の表面とがほぼ
同一平面になるように形成する工程とを有する。これに
よって、表面が平坦な埋め込みゲート型半導体装置を実
現することができる。The present invention provides a method for selectively oxidizing a semiconductor substrate,
Forming a field oxide film in the element isolation region and forming an oxide film having a smaller width and thickness in the channel length direction than the field oxide film in the gate electrode formation region; Is removed so that the surface of the field oxide film and the surface of the semiconductor substrate are substantially flush with each other, and the oxide film formed in the gate electrode formation region and both sides of the oxide film when viewed in the channel width direction. Forming a groove by removing the upper portion of the field oxide film, forming a gate oxide film on the surface of the semiconductor substrate, and placing a gate electrode inside the groove on the surface of the gate electrode and the surface of the field oxide film. Are formed so as to be substantially in the same plane. Thereby, a buried-gate semiconductor device having a flat surface can be realized.
近年、MOSLSIにおいては、高集積化が一層進展してい
る。従来のMOSLSIの一例を第５図、第６図及び第７図に
示す。ここで、第５図はMOSFET部の平面図、第６図及び
第７図はそれぞれ第５図のVI−VI線及びVII−VII線に沿
っての断面図である。第５図、第６図及び第７図に示す
ように、この従来のMOSLSIにおいては、ｐ型シリコン
（Si）基板101の表面に選択酸化（LOCOS）法により形成
されたフィールドSiO2膜102により素子間分離が行われ
ている。このフィールドSiO2膜102で囲まれた活性領域
の表面には、ゲートSiO2膜103が形成されている。符号1
04はゲート電極を示す。また、符号105はSiO2から成る
サイドウォールスペーサを示す。一方、ｐ型Si基板101
中には、ゲート電極104に対して自己整合的に例えばn+
型のソース領域106及びドレイン領域107が形成されてい
る。そして、これらのゲート電極104、ソース領域106及
びドレイン領域107により、ｎチャネルMOSFETが形成さ
れている。この場合、これらのソース領域106及びドレ
イン領域107は、サイドウォールスペーサ105の下方の部
分にそれぞれ例えばn-型の低不純物濃度部106a,107aを
有する。すなわち、このｎチャネルMOSFETは、LDD（Lig
htly Doped Drain）構造を有する。In recent years, high integration has been further advanced in MOS LSIs. Examples of the conventional MOS LSI are shown in FIGS. 5, 6, and 7. FIG. Here, FIG. 5 is a plan view of the MOSFET portion, and FIGS. 6 and 7 are cross-sectional views taken along lines VI-VI and VII-VII of FIG. 5, respectively. As shown in FIGS. 5, 6, and 7, in this conventional MOS LSI, a field SiO 2 film 102 formed on a surface of a p-type silicon (Si) substrate 101 by a selective oxidation (LOCOS) method is used. Element isolation is performed. On the surface of the active region surrounded by the field SiO 2 film 102, a gate SiO 2 film 103 is formed. Sign 1
04 indicates a gate electrode. Reference numeral 105 denotes a sidewall spacer made of SiO 2 . On the other hand, the p-type Si substrate 101
In some cases, for example, n +
A source region 106 and a drain region 107 are formed. The gate electrode 104, the source region 106, and the drain region 107 form an n-channel MOSFET. In this case, the source region 106 and the drain region 107 have, for example, n − -type low impurity concentration portions 106a and 107a, respectively, in portions below the sidewall spacers 105. In other words, this n-channel MOSFET has an LDD (Lig
htly Doped Drain) structure.
上述のLDD構造のMOSFETは、低不純物濃度部107aによ
りドレイン領域107の近傍の電界を緩和することができ
るという利点があるが、一方ではサイドウォールスペー
サ105の分だけ実質的にゲート電極の面積が増大するこ
とから、MOSFET1個当たりの面積が大きくなり、従ってM
OSLSIの高集積化を図る上で不利である。そこで、この
ような問題を解決するMOSFETとして、埋め込みゲート型
のMOSFETが提案されている（例えば、特開昭62−243366
号公報）。The above-described MOSFET having the LDD structure has an advantage that the electric field near the drain region 107 can be reduced by the low impurity concentration portion 107a, but the area of the gate electrode is substantially reduced by the side wall spacer 105. Increases, the area per MOSFET increases, and therefore M
This is disadvantageous in achieving high integration of OSLSI. Therefore, a buried gate type MOSFET has been proposed as a MOSFET that solves such a problem (for example, Japanese Patent Application Laid-Open No. Sho 62-243366).
No.).
第８図及び第９図は埋め込みゲート型MOSFETを用いた
従来のMOSLSI（以下、埋め込みゲート型MOSLSIという）
の例を示し、それぞれ第６図及び第７図に対応する断面
図である。第８図及び第９図に示すように、この埋め込
みゲート型MOSLSIにおいては、フィールドSiO2膜102で
囲まれた活性領域に溝108が形成され、この溝108の内部
にゲートSiO2膜103を介してゲート電極104が埋め込まれ
ている。8 and 9 show a conventional MOS LSI using a buried gate MOSFET (hereinafter referred to as a buried gate MOS LSI).
8 is a sectional view corresponding to FIGS. 6 and 7, respectively. As shown in FIGS. 8 and 9, in this buried-gate MOS LSI, a groove 108 is formed in an active region surrounded by a field SiO 2 film 102, and a gate SiO 2 film 103 is formed inside the groove 108. The gate electrode 104 is buried through the gate electrode 104.
上述の第８図及び第９図に示す従来の埋め込みゲート
型MOSLSIは、ゲート電極104の両端部がフィールドSiO2
膜102上に延在した構造となっていることから、ゲート
電極104の表面に大きな段差が存在する。このため、従
来の埋め込みゲート型MOSLSIにおいては、表面平坦化が
困難であった。In the conventional buried-gate MOS LSI shown in FIGS. 8 and 9 described above, both ends of the gate electrode 104 are formed of field SiO 2.
Since the structure extends over the film 102, a large step exists on the surface of the gate electrode 104. For this reason, it has been difficult to planarize the surface of the conventional buried gate MOS LSI.
従って本発明の目的は、表面が平坦な埋め込みゲート
型半導体装置を実現することができる半導体装置を提供
することにある。Therefore, an object of the present invention is to provide a semiconductor device which can realize a buried gate semiconductor device having a flat surface.
上記目的を達成するために、本発明は、半導体基体
（１）を選択酸化することによって、素子間分離領域に
フィールド酸化膜（２）を形成するとともに、ゲート電
極形成領域にフィールド酸化膜（２）よりもチャネル長
方向の幅及び厚さが小さい酸化膜（９）を形成する工程
と、エッチングを行うことにより、フィールド酸化膜
（２）の上部を除去してフィールド酸化膜（２）の表面
と半導体基体（１）の表面とがほぼ同一平面になるよう
にするとともに、ゲート電極形成領域に形成された酸化
膜（９）及びチャネル幅方向で見て酸化膜（９）の両側
の部分のフィールド酸化膜（２）の上部を除去して溝
（４）を形成する工程と、半導体基体（１）の表面にゲ
ート酸化膜（３）を形成する工程と、溝（４）の内部に
ゲート電極（５）をこのゲート電極（５）の表面とフィ
ールド酸化膜（２）の表面とがほぼ同一平面になるよう
に形成する工程とを有する。In order to achieve the above object, the present invention selectively forms a field oxide film (2) in a device isolation region by selectively oxidizing a semiconductor substrate (1), and forms a field oxide film (2) in a gate electrode formation region. A) forming an oxide film (9) having a smaller width and thickness in the channel length direction than etching, and performing etching to remove the upper portion of the field oxide film (2) and remove the surface of the field oxide film (2). And the surface of the semiconductor substrate (1) are made substantially flush with each other, and the oxide film (9) formed in the gate electrode formation region and the portions on both sides of the oxide film (9) viewed in the channel width direction are formed. Forming a groove (4) by removing the upper part of the field oxide film (2); forming a gate oxide film (3) on the surface of the semiconductor substrate (1); and forming a gate in the groove (4). The electrode (5) is And a step in which the surfaces of the field oxide film of the gate electrode (5) (2) is formed to be approximately the same plane.
上述のように構成された本発明の半導体装置によれ
ば、ゲート電極（５）はその全体が活性領域及びフィー
ルド酸化膜（２）中に埋め込まれた構造となる。このた
め、フィールド酸化膜（２）上にゲート電極（５）が延
在しているにもからわらず、このゲート電極（５）の表
面とフィールド酸化膜（２）の表面とがほぼ同一平面に
なる構造とすることができる。これによって、表面が平
坦な埋め込みゲート型半導体装置を実現することができ
る。According to the semiconductor device of the present invention configured as described above, the gate electrode (5) has a structure in which the whole is buried in the active region and the field oxide film (2). Therefore, although the gate electrode (5) extends on the field oxide film (2), the surface of the gate electrode (5) and the surface of the field oxide film (2) are substantially flush with each other. Can be obtained. Thereby, a buried-gate semiconductor device having a flat surface can be realized.
以下、本発明の一実施例について図面を参照しながら
説明する。この実施例は、本発明を埋め込みゲート型MO
SLSIに適用した実施例である。なお、実施例の全図にお
いて、同一の部分には同一の符号を付す。Hereinafter, an embodiment of the present invention will be described with reference to the drawings. In this embodiment, the present invention is applied to a buried gate type MO.
This is an embodiment applied to SLSI. In all the drawings of the embodiments, the same portions are denoted by the same reference numerals.
第１図及び第２図はこの実施例による埋め込みゲート
型MOSLSIの断面図を示し、第３図はこの実施例による埋
め込みゲート型MOSLSIの平面図を示す。ここで、第１図
及び第２図はそれぞれ第３図のＩ−Ｉ線及びII−II線に
沿っての断面図である。1 and 2 are cross-sectional views of a buried gate MOS LSI according to this embodiment, and FIG. 3 is a plan view of the buried gate MOS LSI according to this embodiment. Here, FIGS. 1 and 2 are cross-sectional views taken along lines II and II-II of FIG. 3, respectively.
第１図、第２図及び第３図に示すように、この実施例
による埋め込みゲート型MOSLSIにおいては、例えばｐ型
Si基板１の表面にフィールドSiO2膜２が選択的に形成さ
れ、これによって素子間分離が行われている。ここで、
このフィールドSiO2膜２の表面は、後述のソース領域６
及びドレイン領域７の部分の活性領域の表面とほぼ同一
平面上にある。このフィールドSiO2膜２で囲まれた活性
領域の表面には、ゲートSiO2膜３が形成されている。符
号４はチャネル幅方向に延在する溝を示し、活性領域及
びチャネル幅方向で見てこの活性領域の両側の部分のフ
ィールドSiO2膜２に形成されたものである。そして、こ
の溝４の内部にゲートSiO2膜３を介してゲート電極５が
埋め込まれている。このゲート電極５は、例えばリン
（Ｐ）のような不純物がドープされた多結晶Si膜から成
る。As shown in FIGS. 1, 2 and 3, in the buried-gate type MOS LSI according to this embodiment, for example, a p-type
The field SiO 2 film 2 is selectively formed on the surface of the Si substrate 1, thereby separating the elements. here,
The surface of the field SiO 2 film 2 is covered with a source region 6 described later.
And on the same plane as the surface of the active region of the drain region 7. On the surface of the active region surrounded by the field SiO 2 film 2, a gate SiO 2 film 3 is formed. Reference numeral 4 denotes a groove extending in the channel width direction, which is formed on the field SiO 2 film 2 on both sides of the active region and the active region when viewed in the channel width direction. The gate electrode 5 is buried in the trench 4 via the gate SiO 2 film 3. The gate electrode 5 is made of, for example, a polycrystalline Si film doped with an impurity such as phosphorus (P).
一方、ｐ型Si基板１中には、ゲート電極５に対して自
己整合的に例えばn+型のソース領域６及びドレイン領域
７が形成されている。そして、これらのゲート電極５、
ソース領域６及びドレイン領域７により、埋め込みゲー
ト型のｎチャネルMOSFETが形成されている。On the other hand, in the p-type Si substrate 1, for example, an n + -type source region 6 and a drain region 7 are formed in self-alignment with the gate electrode 5. Then, these gate electrodes 5,
The source region 6 and the drain region 7 form a buried gate type n-channel MOSFET.
次に、上述のように構成されたこの実施例による埋め
込みゲート型MOSLSIの製造方法の一例について説明す
る。Next, an example of a method of manufacturing the buried gate type MOS LSI according to this embodiment configured as described above will be described.
すなわち、この実施例による埋め込みゲート型MOSLSI
を製造するには、第４図Ａに示すように、まずｐ型Si基
板１上に図示省略したパッドSiO2膜を介して所定形状の
窒化シリコン（Si3N4）膜８を形成する。このSi3N4膜８
は、素子間分離領域及びゲート電極形成領域に対応する
部分が開口した形状を有する。That is, the embedded gate type MOS LSI according to this embodiment
As shown in FIG. 4A, first, a silicon nitride (Si 3 N 4 ) film 8 having a predetermined shape is formed on a p-type Si substrate 1 via a pad SiO 2 film not shown. This Si 3 N 4 film 8
Has a shape in which portions corresponding to the element isolation region and the gate electrode formation region are opened.
次に、このSi3N4膜８を酸化マスクとして用いてｐ型S
i基板１を選択酸化する。これによって、第４図Ｂに示
すように、フィールドSiO2膜２が形成されて素子間分離
が行われるとともに、ゲート電極形成領域にSiO2膜９が
形成される。Next, using this Si 3 N 4 film 8 as an oxidation mask, the p-type S
The substrate 1 is selectively oxidized. As a result, as shown in FIG. 4B, the field SiO 2 film 2 is formed to perform element isolation, and the SiO 2 film 9 is formed in the gate electrode formation region.
次に、Si3N4膜８及びパッドSiO2膜をエッチング除去
して、第４図Ｃに示す状態とする。Next, the Si 3 N 4 film 8 and the pad SiO 2 film are removed by etching to obtain the state shown in FIG. 4C.
次に、例えば全面エッチングを行うことにより、フィ
ールドSiO2膜２のほぼ上側半分をエッチング除去すると
ともに、SiO2膜９をエッチング除去する。これによっ
て、第４図Ｄに示すように、フィールドSiO2膜２の表面
がこのフィールドSiO2膜２で囲まれた部分のｐ型Si基板
１の表面とほぼ同一平面になるとともに、ゲート電極形
成領域に溝４が形成される。なお、このエッチングによ
りフィールドSiO2膜２の膜厚は減少するが、このフィー
ルドSiO2膜２の膜厚は、このエッチング後においても素
子間分離を行うに十分な膜厚となるようにあらかじめ選
ばれる。Next, for example, by etching the entire surface, the upper half of the field SiO 2 film 2 is removed by etching, and the SiO 2 film 9 is removed by etching. Thus, as shown in FIG. 4 D, together with the surface of the field SiO 2 film 2 is substantially flush with the p-type Si substrate 1 of the surface of the portion surrounded by this field SiO 2 film 2, the gate electrode formed A groove 4 is formed in the region. Although the thickness of the field SiO 2 film 2 is reduced by this etching, the thickness of the field SiO 2 film 2 is selected in advance so as to have a thickness sufficient to perform element isolation even after this etching. It is.
次に第４図Ｅに示すように、フィールドSiO2膜２で囲
まれた活性領域の表面に例えば熱酸化法によりゲートSi
O2膜３を形成する。Next, as shown in FIG. 4E, a gate Si is formed on the surface of the active region surrounded by the field SiO 2 film 2 by, for example, a thermal oxidation method.
An O 2 film 3 is formed.
次に、例えばCVD法により全面に例えば多結晶Si膜
（図示せず）を形成し、この多結晶Si膜に例えばＰのよ
うな不純物をイオン注入などによりドープして低抵抗化
した後、この多結晶Si膜を例えば反応性イオンエッチン
グ（RIE）法により基板表面と垂直方向にエッチバック
する。これによって、第１図、第２図及び第３図に示す
ように、溝４の内部にゲートSiO2膜３を介して埋め込ま
れたゲート電極５が形成される。次に、全面に例えばヒ
素（As）のようなｎ型不純物を所定の条件でイオン注入
することにより、ｐ型Si基板１中にゲート電極５に対し
て自己整合的に例えばn+型のソース領域６及びドレイン
領域７を形成する。Next, for example, a polycrystalline Si film (not shown) is formed on the entire surface by, for example, a CVD method, and an impurity such as P is doped into the polycrystalline Si film by ion implantation or the like to reduce the resistance. The polycrystalline Si film is etched back in a direction perpendicular to the substrate surface by, for example, a reactive ion etching (RIE) method. Thereby, as shown in FIGS. 1, 2 and 3, a gate electrode 5 buried inside the trench 4 via the gate SiO 2 film 3 is formed. Next, an n-type impurity such as arsenic (As) is ion-implanted on the entire surface under predetermined conditions, so that an n + -type source is self-aligned with the gate electrode 5 in the p-type Si substrate 1. A region 6 and a drain region 7 are formed.
この後、図示省略した層間絶縁膜、コンタクトホー
ル、配線などの形成工程を経て、目的とする埋め込みゲ
ート型MOSLSIを完成させる。Thereafter, through a process of forming an interlayer insulating film, a contact hole, a wiring, etc., which are not shown, a target embedded gate type MOS LSI is completed.
以上のように、この実施例によれば、活性領域及びこ
の活性領域と表面がほぼ同一平面上にあるフィールドSi
O2膜２中に形成された溝４の内部にゲートSiO2膜３を介
してゲート電極５が埋め込まれており、このゲート電極
５の表面が平坦となっているので、MOSFETは全体として
平坦な構造となっている。これによって、表面が平坦な
埋め込みゲート型MOSLSIを実現することができる。ま
た、この実施例における埋め込みゲート型MOSFETは、従
来のLDD構造のMOSFETに比べてゲート電極５の面積を小
さくすることができるので、MOSLSIの高集積化を図る上
で有利である。As described above, according to this embodiment, the active region and the field Si having a surface substantially flush with the active region are formed.
The gate electrode 5 is buried in the groove 4 formed in the O 2 film 2 via the gate SiO 2 film 3 and the surface of the gate electrode 5 is flat, so that the MOSFET is flat as a whole. It has a simple structure. As a result, a buried-gate MOS LSI with a flat surface can be realized. Further, the buried gate type MOSFET in this embodiment can reduce the area of the gate electrode 5 as compared with a conventional MOSFET having an LDD structure, which is advantageous in achieving high integration of the MOS LSI.
さらに、この実施例によれば、フィールドSiO2膜２を
形成するための選択酸化の際にゲート電極形成領域にSi
O2膜９を同時に形成し、このSiO2膜９を除去することに
より形成された溝５の内部にゲート電極５を埋め込んで
いるので、ゲート電極５をフィールドSiO2膜２に対して
高い位置合わせ精度で形成することができる。さらにま
た、この実施例によれば、LOCOS法によりフィールドSiO
2膜２を形成した後、このフィールドSiO2膜２のほぼ上
側半分をエッチング除去してこのフィールドSiO2膜２の
表面とｐ型Si基板１の表面とがほぼ同一平面となるよう
にしているので、ソース領域６及びドレイン領域７間に
電流リークが発生する原因となるフィールドSiO2膜２の
バーズビークをほぼ完全に除去することができる。これ
によって、フィールドSiO2膜２とｐ型Si基板１との境界
面に沿ってソース領域５及びドレイン領域６間にリーク
電流が流れるのを防止することができる。Further, according to this embodiment, when performing selective oxidation for forming the field SiO 2 film 2, Si
Since the O 2 film 9 is formed at the same time and the gate electrode 5 is buried in the groove 5 formed by removing the SiO 2 film 9, the gate electrode 5 is positioned higher than the field SiO 2 film 2. It can be formed with alignment accuracy. Furthermore, according to this embodiment, the field SiO 2 is formed by the LOCOS method.
After the two films 2 are formed, almost the upper half of the field SiO 2 film 2 is removed by etching so that the surface of the field SiO 2 film 2 and the surface of the p-type Si substrate 1 are substantially flush with each other. Therefore, bird's beak of the field SiO 2 film 2 which causes current leakage between the source region 6 and the drain region 7 can be almost completely removed. As a result, it is possible to prevent a leak current from flowing between the source region 5 and the drain region 6 along the interface between the field SiO 2 film 2 and the p-type Si substrate 1.
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications based on the technical idea of the present invention are possible.
例えば、上述の実施例においては、フィールドSiO2膜
２のほぼ上側半分をエッチング除去しているが、必ずし
もこのようにする必要はなく、フィールドSiO2膜２のエ
ッチング量をこれよりも少なくすることも可能である。
また、上述の実施例において、第４図Ｂに示すように選
択酸化を行った後にSi3N4膜８を通してｎ型不純物をｐ
型Si基板１中にイオン注入することによりソース領域６
及びドレイン領域７を形成することも可能である。For example, in the above-described embodiment, almost the upper half of the field SiO 2 film 2 is removed by etching. However, it is not always necessary to do so, and the etching amount of the field SiO 2 film 2 may be reduced. Is also possible.
In the above embodiment, the n-type impurity through the Si 3 N 4 film 8 after the selective oxidation as shown in FIG. 4 B p
The source region 6 is implanted into the silicon substrate 1 by ion implantation.
And the drain region 7 can be formed.
さらに、上述の実施例においてはｎチャネルMOSFETを
用いているが、本発明は、ｐチャネルMOSFETを用いた場
合にも適用することが可能であることはいうまでもな
い。さらにまた、上述の実施例においては、本発明を埋
め込みゲート型MOSLSIに適用した場合について説明した
が、本発明は、例えば埋め込みゲート型バイポーラ−CM
OSLSIに適用することも可能である。Further, in the above embodiment, an n-channel MOSFET is used, but it is needless to say that the present invention can be applied to a case where a p-channel MOSFET is used. Furthermore, in the above-described embodiment, the case where the present invention is applied to the buried gate type MOS LSI has been described.
It is also possible to apply to OSLSI.
以上述べたように、本発明によれば、ゲート電極のう
ちフィールド酸化膜上にある部分がフィールド酸化膜に
形成された溝の内部に埋め込まれ、かつ、ゲート電極の
表面とフィールド酸化膜の表面とがほぼ同一平面になる
構造とすることができるので、表面が平坦な埋め込みゲ
ート型半導体装置を実現することができる。As described above, according to the present invention, the portion of the gate electrode on the field oxide film is buried in the groove formed in the field oxide film, and the surface of the gate electrode and the surface of the field oxide film Can be configured to be substantially flush with each other, so that a buried gate semiconductor device having a flat surface can be realized.
【図面の簡単な説明】 第１図及び第２図はそれぞれ本発明の一実施例による埋
め込みゲート型MOSLSIの断面図、第３図は本発明の一実
施例による埋め込みゲート型MOSLSIの平面図、第４図Ａ
〜第４図Ｅは本発明の一実施例による埋め込みゲート型
MOSLSIの製造方法の一例を工程順に説明するための断面
図、第５図は従来のMOSLSIの平面図、第６図及び第７図
はそれぞれ第５図のVI−VI線及びVII−VII線に沿っての
断面図、第８図及び第９図はそれぞれ他の従来のMOSLSI
の断面図である。 図面における主要な符号の説明 1:p型Si基板、2:フィールドSiO2膜、3:ゲートSiO2膜、
4:溝、5:ゲート電極、6:ソース領域、7:ドレイン領域、
9:SiO2膜。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 and FIG. 2 are cross-sectional views of a buried-gate MOS LSI according to one embodiment of the present invention, FIG. 3 is a plan view of a buried-gate MOS LSI according to one embodiment of the present invention, FIG. 4A
4 to 4E show a buried gate type according to an embodiment of the present invention.
FIG. 5 is a cross-sectional view for explaining an example of a method for manufacturing a MOSLSI in the order of steps, FIG. 5 is a plan view of a conventional MOSLSI, and FIGS. 8 and 9 are other conventional MOS LSIs.
FIG. Description of main reference numerals in the drawings 1: p-type Si substrate, 2: field SiO 2 film, 3: gate SiO 2 film,
4: groove, 5: gate electrode, 6: source region, 7: drain region,
9: SiO 2 film.
Claims (1)
素子間分離領域にフィールド酸化膜を形成するととも
に、ゲート電極形成領域に上記フィールド酸化膜よりも
チャネル長方向の幅及び厚さが小さい酸化膜を形成する
工程と、 エッチングを行うことにより、上記フィールド酸化膜の
上部を除去して上記フィールド酸化膜の表面と上記半導
体基体の表面とがほぼ同一平面になるようにするととも
に、ゲート電極形成領域に形成された上記酸化膜及びチ
ャネル幅方向で見て上記酸化膜の両側の部分の上記フィ
ールド酸化膜の上部を除去して溝を形成する工程と、 上記半導体基体の表面にゲート酸化膜を形成する工程
と、 上記溝の内部にゲート電極をこのゲート電極の表面と上
記フィールド酸化膜の表面とがほぼ同一平面になるよう
に形成する工程とを有する ことを特徴とする半導体装置の製造方法。1. The method according to claim 1, wherein the semiconductor substrate is selectively oxidized.
Forming a field oxide film in the device isolation region and forming an oxide film having a smaller width and thickness in the channel length direction than the field oxide film in the gate electrode formation region; The upper portion of the oxide film is removed so that the surface of the field oxide film and the surface of the semiconductor substrate are substantially flush with each other, and when viewed in the direction of the oxide film and the channel formed in the gate electrode formation region. Removing a top portion of the field oxide film on both sides of the oxide film to form a groove; forming a gate oxide film on the surface of the semiconductor substrate; Forming a semiconductor device so that the surface of the electrode and the surface of the field oxide film are substantially flush with each other. Law.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30529589A JP2864581B2 (en) | 1989-11-25 | 1989-11-25 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP30529589A JP2864581B2 (en) | 1989-11-25 | 1989-11-25 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165574A JPH03165574A (en) | 1991-07-17 |
| JP2864581B2 true JP2864581B2 (en) | 1999-03-03 |
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ID=17943381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| JP (1) | JP2864581B2 (en) |
-
1989
- 1989-11-25 JP JP30529589A patent/JP2864581B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03165574A (en) | 1991-07-17 |
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