JP2861795B2 - 周波数逓倍回路 - Google Patents
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- 238000000034 method Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/1441—Balanced arrangements with transistors using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
- H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
- H03B19/14—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a semiconductor device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
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- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0047—Offset of DC voltage or frequency
-
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- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
- H03D7/125—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes with field effect transistors
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- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は周波数逓倍回路に係り、
特にＭＯＳ集積回路化に好適な構成で入力交流信号の周
波数を２逓倍する周波数逓倍回路に関する。
特にＭＯＳ集積回路化に好適な構成で入力交流信号の周
波数を２逓倍する周波数逓倍回路に関する。
【０００２】
【従来の技術】半導体集積回路化に好適な周波数逓倍回
路としては、従来、例えば図６に示すバイポーラトラン
ジスタ構成のものが知られている。これは、本発明者
（木村）が先に出願したものである（特開平４−７９５
０４号公報）。以下、概要を説明する。
路としては、従来、例えば図６に示すバイポーラトラン
ジスタ構成のものが知られている。これは、本発明者
（木村）が先に出願したものである（特開平４−７９５
０４号公報）。以下、概要を説明する。
【０００３】図６において、（Ｑ１、Ｑ２）と（Ｑ３、
Ｑ４）の差動対は、それぞれ等値の定電流源Ｉ0 で駆動
されるが、各差動対はそれぞれ能力の異なるバイポーラ
トランジスタで構成される。即ちＱ１とＱ２及びＱ３と
Ｑ４のエミッタサイズ比は、Ｑ２：Ｑ１＝Ｑ３：Ｑ４＝
１：Ｋ（Ｋ＞１）である。
Ｑ４）の差動対は、それぞれ等値の定電流源Ｉ0 で駆動
されるが、各差動対はそれぞれ能力の異なるバイポーラ
トランジスタで構成される。即ちＱ１とＱ２及びＱ３と
Ｑ４のエミッタサイズ比は、Ｑ２：Ｑ１＝Ｑ３：Ｑ４＝
１：Ｋ（Ｋ＞１）である。
【０００４】この２つの差動対の相互間において、Ｑ１
とＱ３及びＱ２とＱ４は、それぞれ入力端（ベース）が
共通接続され入力電圧ＶＩＮが印加される差動入力端を
構成している。Ｑ１とＱ４及びＱ２とＱ３は、それぞれ
出力端が共通接続され出力電圧ＶＯＵＴを送出する差動
出力端を構成している。なお、一方の出力端（Ｑ２とＱ
３の共通接続出力端）には、ａ｛（Ｋ−１）／（Ｋ＋
１）｝Ｉ0 なる定電流源が接続されている。これは、動
作電圧を適宜なものにするためである。
とＱ３及びＱ２とＱ４は、それぞれ入力端（ベース）が
共通接続され入力電圧ＶＩＮが印加される差動入力端を
構成している。Ｑ１とＱ４及びＱ２とＱ３は、それぞれ
出力端が共通接続され出力電圧ＶＯＵＴを送出する差動
出力端を構成している。なお、一方の出力端（Ｑ２とＱ
３の共通接続出力端）には、ａ｛（Ｋ−１）／（Ｋ＋
１）｝Ｉ0 なる定電流源が接続されている。これは、動
作電圧を適宜なものにするためである。
【０００５】以上の構成において、αF をトランジスタ
の直流増幅率とすれば、各トランジスタのコレクタ電流
（ＩC1、ＩC2、ＩC3、ＩC4）は、数式１で示される。但
し、数式１において、ＶT は、ボルツマン定数ｋと絶対
温度Ｔと単位電子電荷ｑとを用いて、ＶT ＝ｋＴ／ｑと
表され、ＶK はこのＶT を用いて数式２のように表せ
る。
の直流増幅率とすれば、各トランジスタのコレクタ電流
（ＩC1、ＩC2、ＩC3、ＩC4）は、数式１で示される。但
し、数式１において、ＶT は、ボルツマン定数ｋと絶対
温度Ｔと単位電子電荷ｑとを用いて、ＶT ＝ｋＴ／ｑと
表され、ＶK はこのＶT を用いて数式２のように表せ
る。
【０００６】
【数１】
【０００７】
【数２】ＶK ＝ＶT lnＫ
【０００８】数式１から、ＩC1−ＩC2（＝ΔＩ1 ）は数
式３、ＩC3−ＩC4（＝ΔＩ2 ）は数式４となるので、差
動出力電流ΔＩは数式５と求まる。
式３、ＩC3−ＩC4（＝ΔＩ2 ）は数式４となるので、差
動出力電流ΔＩは数式５と求まる。
【０００９】
【数３】
【００１０】
【数４】
【００１１】
【数５】
【００１２】そして、tanhｘは数式６のように級数展開
できるので、これを用いて差動出力電流を展開すると数
式７となり、入力信号ＶINの２乗項が含まれる。
できるので、これを用いて差動出力電流を展開すると数
式７となり、入力信号ＶINの２乗項が含まれる。
【００１３】
【数６】tanhｘ＝ｘ−（１／３）ｘ3 ……
【００１４】
【数７】
【００１５】そこで、入力信号ＶINを数式８とおくと、
入力信号ＶINの２乗項は数式９と求まり周波数が２逓倍
されることが解る。
入力信号ＶINの２乗項は数式９と求まり周波数が２逓倍
されることが解る。
【００１６】
【数８】ＶIN＝｜ＶIN｜cos(２πｆｔ）
【００１７】
【数９】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【発明が解決しようとする課題】上述した従来の周波数
逓倍回路は、低電圧動作が可能であるが、差動対の一方
のトランジスタのエミッタサイズをＫ倍（Ｋ＞１）とし
ているので、トランジスタサイズが大きくなり、周波数
特性が劣化するという問題がある。
逓倍回路は、低電圧動作が可能であるが、差動対の一方
のトランジスタのエミッタサイズをＫ倍（Ｋ＞１）とし
ているので、トランジスタサイズが大きくなり、周波数
特性が劣化するという問題がある。
【００６１】
【００６２】本発明の目的は、ＭＯＳ集積回路化に好適
な構成であって、低電圧動作が可能で、かつ、高周波数
動作が可能な周波数逓倍回路を提供することにある。
な構成であって、低電圧動作が可能で、かつ、高周波数
動作が可能な周波数逓倍回路を提供することにある。
【００６３】
【課題を解決するための手段】前記目的を達成するた
め、本発明の周波数逓倍回路は、次の如き構成を有す
る。
め、本発明の周波数逓倍回路は、次の如き構成を有す
る。
【００６４】
【００６５】第１発明の周波数逓倍回路は、ほぼ等値の
定電流源で駆動されるＭＯＳトランジスタ構成の２つの
差動対であって、この２つの差動対の相互間で、各差動
対の一方のトランジスタの出力端と他方のトランジスタ
の出力端とをそれぞれたすきがけに共通接続して成る第
１及び第２のトランジスタ対により差動出力対を構成
し、各差動対の一方のトランジスタの入力端間と他方の
トランジスタの入力端間それぞれにほぼ等値の直流バイ
アスとしてのオフセット電圧が出力端を共通接続して成
る前記第２のトランジスタ対の２つの入力端側に対する
極性を同じく正として形成され、前記差動出力対それぞ
れの入力端間における一方の入力端には周波数逓倍すべ
き交流信号が印加され他方の入力端には前記交流信号が
オフセット電圧に重畳されて印加されるとともに、入力
電圧範囲を、（入力電圧±オフセット電圧）の絶対値が
（定電流／トランスコンダクタンス）の平方根以下とす
ることを特徴とするものである。
定電流源で駆動されるＭＯＳトランジスタ構成の２つの
差動対であって、この２つの差動対の相互間で、各差動
対の一方のトランジスタの出力端と他方のトランジスタ
の出力端とをそれぞれたすきがけに共通接続して成る第
１及び第２のトランジスタ対により差動出力対を構成
し、各差動対の一方のトランジスタの入力端間と他方の
トランジスタの入力端間それぞれにほぼ等値の直流バイ
アスとしてのオフセット電圧が出力端を共通接続して成
る前記第２のトランジスタ対の２つの入力端側に対する
極性を同じく正として形成され、前記差動出力対それぞ
れの入力端間における一方の入力端には周波数逓倍すべ
き交流信号が印加され他方の入力端には前記交流信号が
オフセット電圧に重畳されて印加されるとともに、入力
電圧範囲を、（入力電圧±オフセット電圧）の絶対値が
（定電流／トランスコンダクタンス）の平方根以下とす
ることを特徴とするものである。
【００６６】第２発明の周波数逓倍回路は、ほぼ等値の
定電流源で駆動されるＭＯＳトランジスタ構成の２つの
差動対であって、この２つの差動対の相互間で、各差動
対の一方のトランジスタの出力端と他方のトランジスタ
の出力端とをそれぞれたすきがけに共通接続して成る第
１及び第２のトランジスタ対により差動出力対を構成す
る２つの差動対と、前記各差動対の一方のトランジスタ
の入力端間と他方のトランジスタの入力端間それぞれに
出力端を共通接続した前記第２のトランジスタ対の２つ
の入力端側に対する極性を同じく正としてほぼ等値の直
流バイアスとしてのオフセット電圧を形成する２つの回
路であって、その２つの回路それぞれの入力端には周波
数逓倍すべき交流信号が印加され、前記各差動対それぞ
れの入力端間における一方の入力端には前記交流信号を
入力信号として出力し、他方の入力端には前記入力信号
を前記オフセット電圧に重畳して出力する２つのオフセ
ット電圧形成回路とを備え、入力電圧範囲を、（入力電
圧±オフセット電圧）の絶対値が（定電流／トランスコ
ンダクタンス）の平方根以下とすることを特徴とするも
のである。
定電流源で駆動されるＭＯＳトランジスタ構成の２つの
差動対であって、この２つの差動対の相互間で、各差動
対の一方のトランジスタの出力端と他方のトランジスタ
の出力端とをそれぞれたすきがけに共通接続して成る第
１及び第２のトランジスタ対により差動出力対を構成す
る２つの差動対と、前記各差動対の一方のトランジスタ
の入力端間と他方のトランジスタの入力端間それぞれに
出力端を共通接続した前記第２のトランジスタ対の２つ
の入力端側に対する極性を同じく正としてほぼ等値の直
流バイアスとしてのオフセット電圧を形成する２つの回
路であって、その２つの回路それぞれの入力端には周波
数逓倍すべき交流信号が印加され、前記各差動対それぞ
れの入力端間における一方の入力端には前記交流信号を
入力信号として出力し、他方の入力端には前記入力信号
を前記オフセット電圧に重畳して出力する２つのオフセ
ット電圧形成回路とを備え、入力電圧範囲を、（入力電
圧±オフセット電圧）の絶対値が（定電流／トランスコ
ンダクタンス）の平方根以下とすることを特徴とするも
のである。
【００６７】第３発明の周波数逓倍回路は、請求項２に
記載の周波数逓倍回路において、前記オフセット電圧形
成回路は、入力端が共通接続され異値の電流で駆動され
る２つのＭＯＳトランジスタで構成されるか、または、
入力端が共通接続されほぼ等値の電流で駆動される２つ
のＭＯＳトランジスタであって能力が異なるもので構成
されるか、または、入力端が共通接続され異値の電流で
駆動される２つのＭＯＳトランジスタであって能力が異
なるもので構成され、前記オフセット電圧は、当該２つ
のＭＯＳトランジスタ自体の出力電極における電圧差で
形成されることを特徴とするものである。
記載の周波数逓倍回路において、前記オフセット電圧形
成回路は、入力端が共通接続され異値の電流で駆動され
る２つのＭＯＳトランジスタで構成されるか、または、
入力端が共通接続されほぼ等値の電流で駆動される２つ
のＭＯＳトランジスタであって能力が異なるもので構成
されるか、または、入力端が共通接続され異値の電流で
駆動される２つのＭＯＳトランジスタであって能力が異
なるもので構成され、前記オフセット電圧は、当該２つ
のＭＯＳトランジスタ自体の出力電極における電圧差で
形成されることを特徴とするものである。
【００６８】
【００６９】
【００７０】
【００７１】第４発明の周波数逓倍回路は、請求項２に
記載の周波数逓倍回路において、前記２つのオフセット
電圧形成回路は、それぞれ１つのＭＯＳトランジスタで
構成され、前記オフセット電圧は、前記それぞれ１つの
ＭＯＳトランジスタの電流源側に介在させた抵抗による
電圧降下により形成されることを特徴とするものであ
る。
記載の周波数逓倍回路において、前記２つのオフセット
電圧形成回路は、それぞれ１つのＭＯＳトランジスタで
構成され、前記オフセット電圧は、前記それぞれ１つの
ＭＯＳトランジスタの電流源側に介在させた抵抗による
電圧降下により形成されることを特徴とするものであ
る。
【００７２】
【作用】次に、前記の如く構成される本発明の周波数逓
倍回路の作用を説明する。本発明の周波数逓倍回路は、
ＭＯＳトランジスタによる２つの差動対の出力端を、一
方の差動対の一方のトランジスタの出力と他方の差動対
の他方のトランジスタの出力とを共通接続するという形
式でたすきがけ接続して差動出力対を構成すると共に、
入力端をオフセット電圧を介してたすきがけ接続して２
乗特性を実現して入力交流信号を２逓倍する構成を備え
たことを基本的特徴とする。
倍回路の作用を説明する。本発明の周波数逓倍回路は、
ＭＯＳトランジスタによる２つの差動対の出力端を、一
方の差動対の一方のトランジスタの出力と他方の差動対
の他方のトランジスタの出力とを共通接続するという形
式でたすきがけ接続して差動出力対を構成すると共に、
入力端をオフセット電圧を介してたすきがけ接続して２
乗特性を実現して入力交流信号を２逓倍する構成を備え
たことを基本的特徴とする。
【００７３】本発明の周波数逓倍回路は、ＭＯＳトラン
ジスタで構成されるが、差動対が２個の場合もいわゆる
横一列に配置する構成であるので原理的に低電圧動作が
可能で、また最小単位のトランジスタを用いるので回路
規模は増大せず高周波動作が可能である。
ジスタで構成されるが、差動対が２個の場合もいわゆる
横一列に配置する構成であるので原理的に低電圧動作が
可能で、また最小単位のトランジスタを用いるので回路
規模は増大せず高周波動作が可能である。
【００７４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係る周波数逓倍回路
を示す。この周波数逓倍回路は、ほぼ等値の定電流源Ｉ
0 で駆動されるＭＯＳトランジスタ構成の２つの差動対
｛（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）｝で構成されるが、こ
の２つの差動対の相互間で、出力端（ドレイン）をたす
きがけ接続して、即ち、Ｍ１とＭ４の出力端（ドレイ
ン）同士及びＭ２とＭ３の出力端（ドレイン）同士をそ
れぞれ共通接続して成る第１のトランジスタ対（Ｍ１，
Ｍ４）と、第２のトランジスタ対（Ｍ３，Ｍ２）による
差動出力対を構成し、また入力端（ゲート）をほぼ等値
のオフセット電圧ＶK を介してたすきがけ接続して、即
ち、Ｍ１とＭ３の入力端（ゲート）間及びＭ２とＭ４の
入力端（ゲート）間にほぼ等値のオフセット電圧ＶK を
出力端を共通接続して成る第２のトランジスタ対の２つ
の入力端側の極性を同じく正として介在させてある。
する。図１は、本発明の一実施例に係る周波数逓倍回路
を示す。この周波数逓倍回路は、ほぼ等値の定電流源Ｉ
0 で駆動されるＭＯＳトランジスタ構成の２つの差動対
｛（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）｝で構成されるが、こ
の２つの差動対の相互間で、出力端（ドレイン）をたす
きがけ接続して、即ち、Ｍ１とＭ４の出力端（ドレイ
ン）同士及びＭ２とＭ３の出力端（ドレイン）同士をそ
れぞれ共通接続して成る第１のトランジスタ対（Ｍ１，
Ｍ４）と、第２のトランジスタ対（Ｍ３，Ｍ２）による
差動出力対を構成し、また入力端（ゲート）をほぼ等値
のオフセット電圧ＶK を介してたすきがけ接続して、即
ち、Ｍ１とＭ３の入力端（ゲート）間及びＭ２とＭ４の
入力端（ゲート）間にほぼ等値のオフセット電圧ＶK を
出力端を共通接続して成る第２のトランジスタ対の２つ
の入力端側の極性を同じく正として介在させてある。
【００７５】従って、図１の例ではＭ１とＭ４の入力端
間に入力信号（電圧Ｖ1 ）が印加されるデイファレンシ
ャルタイプであるが、Ｍ２とＭ３の入力端にはこの入力
信号がオフセット電圧ＶK に重畳されて印加されること
になる。なお、オフセット電圧ＶK は、電池を用いて発
生しても良いが、図４や図５に示すようにトランジスタ
を用いて発生しても良い。
間に入力信号（電圧Ｖ1 ）が印加されるデイファレンシ
ャルタイプであるが、Ｍ２とＭ３の入力端にはこの入力
信号がオフセット電圧ＶK に重畳されて印加されること
になる。なお、オフセット電圧ＶK は、電池を用いて発
生しても良いが、図４や図５に示すようにトランジスタ
を用いて発生しても良い。
【００７６】以上の構成において、差動対（Ｍ１、Ｍ
２）の差動出力電流ΔＩ1 は数式３７と求まり、数式３
８と表記できる。
２）の差動出力電流ΔＩ1 は数式３７と求まり、数式３
８と表記できる。
【００７７】
【数３７】
【００７８】
【数３８】ΔＩ1 ＝Ｉ0 sgn(Ｖ1 −ＶK) （｜Ｖ1
−ＶK ｜≧√（Ｉ0 ／β））
−ＶK ｜≧√（Ｉ0 ／β））
【００７９】同様に、差動対（Ｍ３、Ｍ４）の差動出力
電流ΔＩ2 は数式３９と求まり、数式４０と表記でき
る。
電流ΔＩ2 は数式３９と求まり、数式４０と表記でき
る。
【００８０】
【数３９】
【００８１】
【数４０】ΔＩ2 ＝Ｉ0 sgn(Ｖ1 ＋ＶK) （｜Ｖ1
＋ＶK ｜≧√（Ｉ0 ／β））
＋ＶK ｜≧√（Ｉ0 ／β））
【００８２】従って、２つの差動対をたすきがけして得
られる差動出力電流ΔＩは数式４１と表せるが、数式３
７は次の数式４２で近似できる。このときの近似誤差
は、入力電圧範囲が、｜Ｖ1 −ＶK ｜≦√（Ｉ0 ／β）
の範囲においては３％以内である。同様に、数式３９は
次の数式４３で近似できる。
られる差動出力電流ΔＩは数式４１と表せるが、数式３
７は次の数式４２で近似できる。このときの近似誤差
は、入力電圧範囲が、｜Ｖ1 −ＶK ｜≦√（Ｉ0 ／β）
の範囲においては３％以内である。同様に、数式３９は
次の数式４３で近似できる。
【００８３】
【数４１】ΔＩ＝ΔＩ1 −ΔＩ2
【００８４】
【数４２】
【００８５】
【数４３】
【００８６】即ち、数式４２及び同４３から明らかなよ
うに、入力電圧Ｖ1 の２乗の項が含まれているので、図
１の回路は２逓倍回路となっているのである。この周波
数逓倍回路の伝達特性を図２に、トランスコンダクタン
ス特性を図３に示してある。
うに、入力電圧Ｖ1 の２乗の項が含まれているので、図
１の回路は２逓倍回路となっているのである。この周波
数逓倍回路の伝達特性を図２に、トランスコンダクタン
ス特性を図３に示してある。
【００８７】なお、図１の周波数逓倍回路は、Ｍ１とＭ
４の一方の入力端に交流信号を印加し、他方の入力端を
交流的に接地するシングルタイプ（不平衡型）としても
使用できることは言うまでもない。
４の一方の入力端に交流信号を印加し、他方の入力端を
交流的に接地するシングルタイプ（不平衡型）としても
使用できることは言うまでもない。
【００８８】次に、図１の構成にオフセット電圧形成回
路及び出力回路を付加した周波数逓倍回路の具体的な構
成例を図４及び図５に示す。まず、図４において、Ｍ５
とＭ６及びＭ７とＭ８はそれぞれオフセット電圧形成回
路を構成し、Ｍ９とＭ１０は出力回路を構成するアクテ
ィブロードである。
路及び出力回路を付加した周波数逓倍回路の具体的な構
成例を図４及び図５に示す。まず、図４において、Ｍ５
とＭ６及びＭ７とＭ８はそれぞれオフセット電圧形成回
路を構成し、Ｍ９とＭ１０は出力回路を構成するアクテ
ィブロードである。
【００８９】本実施例でのオフセット電圧形成回路は、
異なる電流値で駆動される２つのトランジスタで構成さ
れ、この２つのトランジスタの電圧差でオフセット電圧
ＶKを形成するものである。即ち、Ｍ５とＭ８はＩ00を
駆動電流とし、Ｍ６とＭ７はＫＩ00を駆動電流としてソ
ースフォロア動作をするトランジスタであるが、Ｍ５と
Ｍ６及びＭ７とＭ８はそれぞれ入力端を共通接続して入
力信号（電圧Ｖ1 ）が印加され、Ｍ５のソースにはＭ３
の入力端（ゲート）が接続され、Ｍ６のソースにはＭ１
の入力端（ゲート）が接続され、Ｍ７のソースにはＭ４
の入力端（ゲート）が接続され、Ｍ８のソースにはＭ２
の入力端（ゲート）が接続される。
異なる電流値で駆動される２つのトランジスタで構成さ
れ、この２つのトランジスタの電圧差でオフセット電圧
ＶKを形成するものである。即ち、Ｍ５とＭ８はＩ00を
駆動電流とし、Ｍ６とＭ７はＫＩ00を駆動電流としてソ
ースフォロア動作をするトランジスタであるが、Ｍ５と
Ｍ６及びＭ７とＭ８はそれぞれ入力端を共通接続して入
力信号（電圧Ｖ1 ）が印加され、Ｍ５のソースにはＭ３
の入力端（ゲート）が接続され、Ｍ６のソースにはＭ１
の入力端（ゲート）が接続され、Ｍ７のソースにはＭ４
の入力端（ゲート）が接続され、Ｍ８のソースにはＭ２
の入力端（ゲート）が接続される。
【００９０】従って、Ｍ１とＭ３の入力端間にはＭ５と
Ｍ６の電圧差（オフセット電圧）が印加され、Ｍ４とＭ
２の入力端間にはＭ８とＭ７の電圧差（オフセット電
圧）が印加される。そして、入力信号は、Ｍ１とＭ４の
入力端にはそのまま印加されるが、Ｍ３とＭ２の入力端
にはオフセット電圧に重畳されて印加される。
Ｍ６の電圧差（オフセット電圧）が印加され、Ｍ４とＭ
２の入力端間にはＭ８とＭ７の電圧差（オフセット電
圧）が印加される。そして、入力信号は、Ｍ１とＭ４の
入力端にはそのまま印加されるが、Ｍ３とＭ２の入力端
にはオフセット電圧に重畳されて印加される。
【００９１】なお２つのトランジスタの電圧差でオフセ
ット電圧を形成する方法としては、駆動電流値を異なら
せる方法の他に、駆動電流値は同じにして２つのトラン
ジスタの能力（これはゲート長とゲート幅の比で規定さ
れる）を異ならせる方法、駆動電流値と能力の双方を異
ならせる方法（ハイブリッド方式）等が考えられる。特
に、ハイブリッド方式では、チップサイズを重視するか
電流の低減を重視するか等の重み付けに従いパラメータ
を選択できるので設計の柔軟性に優れ、回路規模の縮小
化を容易にする利点がある。
ット電圧を形成する方法としては、駆動電流値を異なら
せる方法の他に、駆動電流値は同じにして２つのトラン
ジスタの能力（これはゲート長とゲート幅の比で規定さ
れる）を異ならせる方法、駆動電流値と能力の双方を異
ならせる方法（ハイブリッド方式）等が考えられる。特
に、ハイブリッド方式では、チップサイズを重視するか
電流の低減を重視するか等の重み付けに従いパラメータ
を選択できるので設計の柔軟性に優れ、回路規模の縮小
化を容易にする利点がある。
【００９２】また図５はオフセット電圧発生回路を１つ
のトランジスタ（Ｍ１１、Ｍ１２）で構成し、それぞれ
のソースに挿入した抵抗Ｒ1 の電圧降下でオフセット電
圧を形成した例を示す。Ｍ１１とＭ１２はそれぞれほぼ
等値の定電流源Ｉ00で駆動されソースフォロア動作をす
るが、Ｍ１１のソースに挿入した抵抗Ｒ1 のソース側が
Ｍ３の入力端に接続され電流源側がＭ１の入力端にそれ
ぞれ接続される。同様に、Ｍ１２のソースに挿入した抵
抗Ｒ1 のソース側がＭ２の入力端に接続され電流源側が
Ｍ４の入力端にそれぞれ接続される。
のトランジスタ（Ｍ１１、Ｍ１２）で構成し、それぞれ
のソースに挿入した抵抗Ｒ1 の電圧降下でオフセット電
圧を形成した例を示す。Ｍ１１とＭ１２はそれぞれほぼ
等値の定電流源Ｉ00で駆動されソースフォロア動作をす
るが、Ｍ１１のソースに挿入した抵抗Ｒ1 のソース側が
Ｍ３の入力端に接続され電流源側がＭ１の入力端にそれ
ぞれ接続される。同様に、Ｍ１２のソースに挿入した抵
抗Ｒ1 のソース側がＭ２の入力端に接続され電流源側が
Ｍ４の入力端にそれぞれ接続される。
【００９３】なお、図４及び図５に示す周波数逓倍回路
でも、シングルタイプの使用ができることは言うまでも
ない。
でも、シングルタイプの使用ができることは言うまでも
ない。
【００９４】
【００９５】
【００９６】
【００９７】
【００９８】
【００９９】
【０１００】
【０１０１】
【０１０２】
【０１０３】
【０１０４】
【０１０５】
【０１０６】
【０１０７】
【０１０８】
【０１０９】
【０１１０】
【０１１１】
【０１１２】
【０１１３】
【０１１４】
【０１１５】
【０１１６】
【０１１７】
【０１１８】
【０１１９】
【０１２０】
【０１２１】
【０１２２】
【０１２３】
【発明の効果】以上説明したように、本発明の周波数逓
倍回路はＭＯＳトランジスタによる２つの差動対の出力
端をたすきがけ接続して差動出力対を構成すると共に、
入力端をオフセット電圧を介してたすきがけ接続して２
乗特性を実現している。
倍回路はＭＯＳトランジスタによる２つの差動対の出力
端をたすきがけ接続して差動出力対を構成すると共に、
入力端をオフセット電圧を介してたすきがけ接続して２
乗特性を実現している。
【０１２４】従って、本発明の周波数逓倍回路は、ＭＯ
Ｓトランジスタで横一列に配置する構成であるので原理
的に低電圧動作が可能で、また最小単位のトランジスタ
を用いるので回路規模は増大せず高周波動作が可能であ
るという効果がある。
Ｓトランジスタで横一列に配置する構成であるので原理
的に低電圧動作が可能で、また最小単位のトランジスタ
を用いるので回路規模は増大せず高周波動作が可能であ
るという効果がある。
【図１】本発明の第１実施例に係る周波数逓倍回路の回
路図である。
路図である。
【図２】本発明の周波数逓倍回路の伝達特性図である。
【図３】本発明の周波数逓倍回路のトランスコンダクタ
ンス特性図である。
ンス特性図である。
【図４】本発明の第２実施例に係る周波数逓倍回路の回
路図である。
路図である。
【図５】本発明の第３実施例に係る周波数逓倍回路の回
路図である。
路図である。
【図６】従来の周波数逓倍回路の回路図である。
【符号の説明】 Ｉ0 定電流源 Ｍ１〜Ｍ１２ ＭＯＳトランジスタＶ 1 入力 電圧Ｖ K オフセット電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−160155（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓ ｙｓｔｅｍｓ Ｉ：Ｆｕｎｄａｍｅｎｔ ａｌ Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌ ｉｃａｔｉｏｎｓ，Ｖｏｌ．43，Ｎｏ. ７，Ｊｕｌｙ 1996，Ｋ．Ｋｉｍｕｒ ａ，ｐｐ559−576，”Ｓｏｍｅ Ｃｉｒ ｃｕｉｔ Ｄｅｓｉｇｎ Ｔｅｃｈｎｉ ｑｕｅｓ ｆｏｒ Ｌｏｗ−Ｖｏｌｔａ ｇｅ Ａｎａｌｏｇ Ｆｕｎｃｔｉｏｎ ａｌ Ｅｌｅｍｅｎｔｓ Ｕｓｉｎｇ Ｓｑｕａｒｉｎｇ Ｃｉｒｃｕｉｔｓ (58)調査した分野(Int.Cl.6，ＤＢ名) H03B 19/14
Claims (4)
- 【請求項１】 ほぼ等値の定電流源で駆動されるＭＯＳ
トランジスタ構成の２つの差動対であって、この２つの
差動対の相互間で、各差動対の一方のトランジスタの出
力端と他方のトランジスタの出力端とをそれぞれたすき
がけに共通接続して成る第１及び第２のトランジスタ対
により差動出力対を構成し、各差動対の一方のトランジ
スタの入力端間と他方のトランジスタの入力端間それぞ
れにほぼ等値の直流バイアスとしてのオフセット電圧が
出力端を共通接続して成る前記第２のトランジスタ対の
２つの入力端側に対する極性を同じく正として形成さ
れ、前記差動出力対それぞれの入力端間における一方の
入力端には周波数逓倍すべき交流信号が印加され他方の
入力端には前記交流信号がオフセット電圧に重畳されて
印加されるとともに、入力電圧範囲を、（入力電圧±オ
フセット電圧）の絶対値が（定電流／トランスコンダク
タンス）の平方根以下とすることを特徴とする周波数逓
倍回路。 - 【請求項２】 ほぼ等値の定電流源で駆動されるＭＯＳ
トランジスタ構成の２つの差動対であって、この２つの
差動対の相互間で、各差動対の一方のトランジスタの出
力端と他方のトランジスタの出力端とをそれぞれたすき
がけに共通接続して成る第１及び第２のトランジスタ対
により差動出力対を構成する２つの差動対と、前記各差
動対の一方のトランジスタの入力端間と他方のトランジ
スタの入力端間それぞれに出力端を共通接続した前記第
２のトランジスタ対の２つの入力端側に対する極性を同
じく正としてほぼ等値の直流バイアスとしてのオフセッ
ト電圧を形成する２つの回路であって、その２つの回路
それぞれの入力端には周波数逓倍すべき交流信号が印加
され、前記各差動対それぞれの入力端間における一方の
入力端には前記交流信号を入力信号として出力し、他方
の入力端には前記入力信号を前記オフセット電圧に重畳
して出力する２つのオフセット電圧形成回路とを備え、
入力電圧範囲を、（入力電圧±オフセット電圧）の絶対
値が（定電流／トランスコンダクタンス）の平方根以下
とすることを特徴とする周波数逓倍回路。 - 【請求項３】 請求項２に記載の周波数逓倍回路におい
て、前記オフセット電圧形成回路は、入力端が共通接続
され異値の電流で駆動される２つのＭＯＳトランジスタ
で構成されるか、または、入力端が共通接続されほぼ等
値の電流で駆動される２つのＭＯＳトランジスタであっ
て能力が異なるもので構成されるか、または、入力端が
共通接続され異値の電流で駆動される２つのＭＯＳトラ
ンジスタであって能力が異なるもので構成され、前記オ
フセット電圧は、当該２つのＭＯＳトランジスタ自体の
出力電極における電圧差で形成されることを特徴とする
周波数逓倍回路。 - 【請求項４】 請求項２に記載の周波数逓倍回路におい
て、前記２つのオフセット電圧形成回路は、それぞれ１
つのＭＯＳトランジスタで構成され、前記オフセット電
圧は、前記それぞれ１つのＭＯＳトランジスタの電流源
側に介在させた抵抗による電圧降下により形成されるこ
とを特徴とする周波数逓倍回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6052976A JP2861795B2 (ja) | 1994-02-25 | 1994-02-25 | 周波数逓倍回路 |
| GB9503809A GB2287146B (en) | 1994-02-25 | 1995-02-24 | Frequency conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6052976A JP2861795B2 (ja) | 1994-02-25 | 1994-02-25 | 周波数逓倍回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3369498A Division JPH10200337A (ja) | 1998-01-30 | 1998-01-30 | 周波数ミキサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240630A JPH07240630A (ja) | 1995-09-12 |
| JP2861795B2 true JP2861795B2 (ja) | 1999-02-24 |
Family
ID=12929935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6052976A Expired - Lifetime JP2861795B2 (ja) | 1994-02-25 | 1994-02-25 | 周波数逓倍回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2861795B2 (ja) |
| GB (1) | GB2287146B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437631B2 (en) * | 2000-05-30 | 2002-08-20 | Matsushita Electric Industrial Co., Ltd. | Analog multiplying circuit and variable gain amplifying circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8195111B2 (en) * | 2004-09-29 | 2012-06-05 | St-Ericsson Sa | Harmonic generation of a fundamental frequency system and method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54160155A (en) * | 1978-06-09 | 1979-12-18 | Toshiba Corp | Multiplying circuit |
| JPS56143703A (en) * | 1980-04-10 | 1981-11-09 | Pioneer Electronic Corp | Frequency converting circuit |
| JPS6115426A (ja) * | 1984-06-29 | 1986-01-23 | Matsushita Electric Ind Co Ltd | ミキサ装置 |
| JP2884869B2 (ja) * | 1991-12-12 | 1999-04-19 | 日本電気株式会社 | 周波数ミキサ回路 |
-
1994
- 1994-02-25 JP JP6052976A patent/JP2861795B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-24 GB GB9503809A patent/GB2287146B/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｉ：Ｆｕｎｄａｍｅｎｔａｌ Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，Ｖｏｌ．４３，Ｎｏ．７，Ｊｕｌｙ １９９６，Ｋ．Ｋｉｍｕｒａ，ｐｐ５５９−５７６，"Ｓｏｍｅ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｌｏｗ−Ｖｏｌｔａｇｅ Ａｎａｌｏｇ Ｆｕｎｃｔｉｏｎａｌ Ｅｌｅｍｅｎｔｓ Ｕｓｉｎｇ Ｓｑｕａｒｉｎｇ Ｃｉｒｃｕｉｔｓ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437631B2 (en) * | 2000-05-30 | 2002-08-20 | Matsushita Electric Industrial Co., Ltd. | Analog multiplying circuit and variable gain amplifying circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07240630A (ja) | 1995-09-12 |
| GB2287146B (en) | 1998-07-08 |
| GB2287146A (en) | 1995-09-06 |
| GB9503809D0 (en) | 1995-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981110 |