JP2853154B2 - Programmable fuzzy logic circuit - Google Patents
Programmable fuzzy logic circuitInfo
- Publication number
- JP2853154B2 JP2853154B2 JP1112694A JP11269489A JP2853154B2 JP 2853154 B2 JP2853154 B2 JP 2853154B2 JP 1112694 A JP1112694 A JP 1112694A JP 11269489 A JP11269489 A JP 11269489A JP 2853154 B2 JP2853154 B2 JP 2853154B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- signal line
- storage device
- fuzzy logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Devices For Executing Special Programs (AREA)
- Feedback Control In General (AREA)
Description
本発明は、「あいまいさ」を考慮したファジィ論理の
演算をするために使用する回路に関するものである。The present invention relates to a circuit used for performing fuzzy logic operation in consideration of "ambiguity".
ファジィ（fuzzy）論理は、「あいまいさ」を取り扱
う論理で、1965年にL.A.Zadehによって提唱されたファ
ジィ集合を基としている。 人間の思考や行動には、「あいまいさ」がつきもので
ある。従って、人間が持っているのと同じような「あい
まいさ」を持たせつつ機械を働かせようとしても、「あ
いまいさ」を許さない従来の制御技術では限度があっ
た。 しかしながら、ファジィ論理により「あいまいさ」を
理論化したり数量化したりする道が開かれれば、人間の
経験や勘に頼っていた思考や行動を自動化できる可能性
があり、現在、その研究が盛んに行われている。 まず、第４図と第５図によって、従来の集合（クリス
プ集合,crisp）とファジィ集合との違いを説明する。 第４図は、従来の集合（クリスプ集合）の特性関数の
例を示す図である。 クリスプ集合では、境界を定め、その境界内に入るか
入らないかで或る集合に属するか属さないかを決めてい
る。従って、境界をまたいで両方にいくらかづつ属する
などということは考えられない。つまり、特性関数の値
として取り得る値は、「１」（属する）と「０」（属さ
ない）の２つしかない。 第４図では、エレメントとして「身長」をとり、170c
m以上の人を「背の高い人」の集合とした場合の特性関
数を示している。関数値＝１は、「背の高い人」の集合
に属することを意味し、関数値＝０は「背の高い人」の
集合に属さないことを意味している。 ファジィ集合の特性関数のことをメンバーシップ関数
と言うが、第５図は、ファジィ集合のメンバーシップ関
数の例を示す図である。 メンバーシップ関数においては、関数値は１と０だけ
でなく、その間の値（例、0.8）をも取り得る。そし
て、関数値＝１は100％属することを意味し、関数値＝
0.8は80％は属するが20％は属さないことを意味してい
る。関数値＝０は100％属さないことを意味している。 第５図では、第４図と同様、エレメントとして「身
長」をとっている。 このメンバーシップ関数においては、身長165cmの場
合、関数値＝0.2となっている。このことは、165cmの人
については、「背の高い人」の集合に20％属しているこ
とを物語っている。 一方、身長170cmの人の場合、関数値＝0.8となってい
る。このことは、170cmの人については、「背の高い
人」の集合に80％属していることを物語っている。 ファジィ論理の研究の多くはディジタル計算機を用い
たソフトウェアシステムへの応用に向けられているが、
より複雑なシステムを高速で処理するためには、ファジ
ィ論理演算の専用ハードウェアシステムが必要とされ
る。 この専用ハードウェアシステムを構成する方法とし
て、ディジタル回路を用いる方法とアナログ回路を用い
る方法がある。しかし、現在のディジタルコンピュータ
との相性を考えた場合、ディジタル回路で構成した方が
有利である。 ファジィ論理演算をディジタル回路で行うには、関数
値１と０の間を幾つかのレベルに分割し、メンバーシッ
プ関数を階段状の曲線で近似し（いわゆるメンバーシッ
プ関数の離散化）、各レベルについてディジタル演算を
行う。つまり、２値ではなく実際には多値で処理するこ
とになる。分割するレベル数が多くなるほど近似の精度
が向上するから、より良いファジィ論理演算を行えるこ
とになる。 第６図は、ファジィ集合を複数のレベルに分割して近
似する例を示す図である。この場合のレベルの数は、０
から７までの８つである。第６図において、イはメンバ
ーシップ関数，ロは階段状近似曲線である。E1ないしE
10はエレメントの値である。 ロの曲線によって近似しているから、例えば、エレメ
ントの値がE7である時は、レベルの値は６（対応するメ
ンバーシップ関数の関数値は6/7）と見なされる。 そして、１つの演算は専用の１つのディジタル回路で
行われるから、E6のエレメント値が入力されるとレベル
５を出力するようなディジタル回路が用意される。同様
に、E5のエレメント値が入力されるとレベル４を出力す
るようなディジタル回路が用意される。 以上のような演算を総合することにより、ディジタル
回路によるメンバーシップ関数の近似演算が行われる。 なお、ファジィ集合，メンバーシップ関数等に関する
文献としては、特開昭62-95673号公報,M.Togai and H.W
atanabe “A VLSI IMPLEMENTATION OF FUZZY INFERENCE
ENGINE:TOWARD AN EXPERT SYSTEM ON A CHIP"Proc.of
the 2nd Conf.on Art.Int.Appli.,pp.192-197 Maiami B
each,1985等がある。Fuzzy logic is a logic that deals with "ambiguity" and is based on the fuzzy set proposed by LAZadeh in 1965. Human thinking and behavior are accompanied by “ambiguity”. Therefore, even if an attempt is made to operate a machine while providing “ambiguity” similar to that possessed by a human, conventional control techniques that do not allow “ambiguity” have limitations. However, if fuzzy logic opens the way to theorize and quantify "ambiguity", it is possible that automation of thoughts and actions that rely on human experience and intuition may be active. Is being done. First, a difference between a conventional set (crisp set, crisp) and a fuzzy set will be described with reference to FIGS. FIG. 4 is a diagram showing an example of a characteristic function of a conventional set (crisp set). In the crisp set, a boundary is determined, and it is determined whether to belong to a certain set or not depending on whether or not the boundary falls within the boundary. Therefore, it is unlikely that they belong to both sides across the boundary. In other words, there are only two possible values of the characteristic function: “1” (belonging) and “0” (not belonging). In Fig. 4, "height" is taken as an element, and 170c
This shows a characteristic function in a case where a person of m or more is a set of “tall people”. A function value of 1 means belonging to a set of “tall people”, and a function value of 0 means not belonging to a set of “tall people”. The characteristic function of a fuzzy set is called a membership function. FIG. 5 is a diagram showing an example of a membership function of a fuzzy set. In the membership function, the function value can take not only 1 and 0, but also a value between them (eg, 0.8). And a function value = 1 means that it belongs to 100%, and a function value =
0.8 means that 80% belongs but 20% does not. A function value = 0 means that it does not belong to 100%. In FIG. 5, "height" is used as an element, as in FIG. In this membership function, when the height is 165 cm, the function value is 0.2. This suggests that 165cm people belong to 20% of the "tall" set. On the other hand, for a person with a height of 170 cm, the function value is 0.8. This indicates that the 170 cm person is 80% of the "tall" set. Much of the research on fuzzy logic has been directed to application to software systems using digital computers.
In order to process a more complicated system at a high speed, a dedicated hardware system for fuzzy logic operation is required. As a method of configuring the dedicated hardware system, there are a method using a digital circuit and a method using an analog circuit. However, in consideration of compatibility with the current digital computer, it is more advantageous to configure a digital circuit. To perform a fuzzy logic operation in a digital circuit, the function value 1 and 0 are divided into several levels, and the membership function is approximated by a step-like curve (so-called discretization of the membership function). Performs digital operation on. In other words, the processing is actually performed not by binary but by multivalue. Since the approximation accuracy increases as the number of levels to be divided increases, better fuzzy logic operation can be performed. FIG. 6 is a diagram showing an example in which a fuzzy set is divided into a plurality of levels and approximated. The number of levels in this case is 0
From 8 to 7. In FIG. 6, A is a membership function, and B is a step-like approximation curve. E 1 through E
10 is the value of the element. Because they were approximated by curves of B, for example, when the value of the element is E 7, the value of the level is considered to be 6 (the function value of the corresponding membership functions 6/7). Then, one operation is from carried out in one digital circuit dedicated to the digital circuit to output a level 5 when the element values of E 6 is input is provided. Similarly, the digital circuit to output the level 4 values of the elements E 5 is input is provided. By integrating the above operations, the approximation operation of the membership function by the digital circuit is performed. References related to fuzzy sets, membership functions, and the like include Japanese Patent Application Laid-Open No. Sho 62-955673, M. Togai and HW
atanabe “A VLSI IMPLEMENTATION OF FUZZY INFERENCE
ENGINE: TOWARD AN EXPERT SYSTEM ON A CHIP "Proc.of
the 2nd Conf.on Art.Int.Appli., pp.192-197 Maiami B
each, 1985, etc.
（問題点） しかしながら、前記したように、複数のレベルに分割
してメンバーシップ関数を近似し、１つの演算に対して
１つの専用演算回路（ディジタル回路）を設けてファジ
ィ論理演算を行うのでは、次のような問題点があった。 第１の問題点は、レベル数を多くしてより良い近似を
しようとすればするほど、ファジィ論理演算の種類は膨
大となり、用意しなければならない専用演算回路の数も
膨大となるという問題点である。 第２の問題点は、専用演算回路を一度ハードウェアで
構成してしまうと、演算内容を変更しようとしてもでき
ないという問題点である。 （問題点の説明） まず、第１の問題点について説明する。 第７図は、１つの入力のレベル数が２である場合、２
入力１出力の演算の演算子（＝演算の仕方）は16種類あ
ることを説明する図である。 第７図（イ）は、演算回路の構成を示す。70は第１入
力信号線,71は第２入力信号線,72は演算回路,73は出力
信号線である。ここでは、１つの入力のレベル数は２
つ、つまり「０」と「１」の２つである。入力信号線70
上に交差するよう記された短い線とその上の数字（１）
は、この信号線を通って１ビットの信号が伝えられるこ
とを意味している。なお、第７図の他の信号線および他
の図の信号線においても同様である。 第７図（ニ）は、このような演算回路の入力と出力と
の組み合わせを示している。第１入力と第２入力との組
み合わせは、それぞれのレベル数が２つ（０と１）であ
るから４種類である。これらの４種類に対して、どのよ
うな出力値の組み合わせが考えられるかというと、図に
示す如くNO1.からNO.16までの16通りがあることが分か
る。 第７図（ロ），（ハ）は、それぞれNO.6,NO.12の場合
の入，出力関係を分かり易く示したものである。例え
ば、第７図（ロ）では、第１入力信号線70からの第１入
力が0,第２入力信号線71からの第２入力が１の時、出力
信号線73から１の出力が出ることを表している。つま
り、NO.6の演算を行うための演算回路72は、そのように
動作するように作られる。 以上の通りであるから、入力レベル数が２の場合の２
入力１出力の演算子は16通り存在し、どの演算をするよ
う要求されても対処できるようにするためには、基本的
には16個の専用論理演算回路を必要とする。 一般に、入力レベル数をｎとした場合の２入力１出力
の演算子の数は 通り存在する。ｎ＝３としても、19,683通り存在するこ
とになり、同数の専用論理演算回路を必要とすることに
なる。これらのことより分かるように、レベル数が無限
に存在するファジィ論理演算を行おうとすれば、膨大な
数の専用論理演算回路を必要とする。 次に、第２の問題点について説明する。 ファジィ論理に関する研究は現在活発に行われてお
り、将来、有用なファジィ論理演算が次々と開発，利用
される可能性がある。従って、ファジィ論理演算回路
も、演算内容を容易に変更できるような柔軟性を具えた
ものが要請される。 しかしながら、一度ハードウェアで構成してしまう
と、演算内容を変更しようとしてもできない前記の如き
専用演算回路では、その要請に応えることが出来ない。 本発明は、以上のような問題点を解決することを課題
とするものである。(Problems) However, as described above, it is difficult to perform a fuzzy logic operation by dividing into a plurality of levels, approximating the membership function, and providing one dedicated operation circuit (digital circuit) for one operation. However, there were the following problems. The first problem is that as the number of levels is increased and a better approximation is performed, the types of fuzzy logic operations become enormous, and the number of dedicated operation circuits that must be prepared also becomes enormous. It is. The second problem is that once the dedicated operation circuit is configured by hardware, it is impossible to change the operation content. (Explanation of Problems) First, the first problem will be described. FIG. 7 shows that when the number of levels of one input is 2, 2
It is a figure explaining that there are 16 kinds of operators of operation of one input and one output (= operation method). FIG. 7 (a) shows the configuration of the arithmetic circuit. 70 is a first input signal line, 71 is a second input signal line, 72 is an arithmetic circuit, and 73 is an output signal line. Here, the number of levels of one input is 2
Two, that is, “0” and “1”. Input signal line 70
A short line marked above and a number above it (1)
Means that a 1-bit signal is transmitted through this signal line. The same applies to the other signal lines in FIG. 7 and the signal lines in the other drawings. FIG. 7 (d) shows a combination of the input and output of such an arithmetic circuit. There are four types of combinations of the first input and the second input since the number of levels is two (0 and 1). As to what kind of combination of output values can be considered for these four types, there are 16 types from NO1 to NO.16 as shown in the figure. FIGS. 7 (b) and 7 (c) show the input and output relationships in the case of NO.6 and NO.12, respectively, for easy understanding. For example, in FIG. 7 (b), when the first input from the first input signal line 70 is 0 and the second input from the second input signal line 71 is 1, an output of 1 is output from the output signal line 73. It represents that. That is, the arithmetic circuit 72 for performing the calculation of No. 6 is made to operate in such a manner. As described above, when the number of input levels is 2, 2
There are 16 types of operators with one input and one output, and in order to be able to cope with any required operation, basically, 16 dedicated logical operation circuits are required. In general, when the number of input levels is n, the number of operators with two inputs and one output is Exists. Even if n = 3, there are 19,683 patterns, and the same number of dedicated logical operation circuits are required. As can be seen from the above, if a fuzzy logic operation having an infinite number of levels is to be performed, a huge number of dedicated logic operation circuits are required. Next, a second problem will be described. Research on fuzzy logic is being actively conducted at present, and useful fuzzy logic operations may be developed and used one after another in the future. Therefore, a fuzzy logic operation circuit is also required to have flexibility so that the operation content can be easily changed. However, once configured with hardware, the dedicated arithmetic circuit as described above, which cannot change the operation content, cannot meet the demand. An object of the present invention is to solve the above problems.
前記課題を解決するため、本発明のプログラマブル・
ファジィ論理回路では、ファジィ論理演算の内容が変更
されても専用演算回路を新たに作ることなく対応するこ
とができるよう、次のような手段を講じた。 即ち、本発明のプログラマブル・ファジィ論理回路で
は、入力によって指定されたアドレスに、該入力に対応
して出力すべき演算結果が格納された演算部用記憶装置
を具え、前記演算結果は書き換え可能とされているとと
もに、前記演算結果は演算結果を複数組み記憶した論理
演算結果供給用記憶装置から供給されるものとした。In order to solve the above-mentioned problem, the programmable
In the fuzzy logic circuit, the following measures have been taken so that even if the content of the fuzzy logic operation is changed, it can be dealt with without newly creating a dedicated operation circuit. That is, the programmable fuzzy logic circuit of the present invention includes a storage unit for an operation unit in which an operation result to be output corresponding to the input is stored at an address designated by the input, wherein the operation result is rewritable. In addition, the operation result is supplied from a logical operation result supply storage device in which a plurality of operation results are stored.
演算部用記憶装置には、入力に対してファジィ論理演
算を行った演算結果が、該入力をアドレス信号と見立て
て指定したアドレスに格納されている。従って、単にそ
のアドレスに格納されている値を読み出すことによって
ファジィ論理演算の演算結果を得ることが出来る。 前記演算結果は、書き換え可能とされているので、こ
れを書き換えることによって、別のファジィ論理演算を
させることが出来る。即ち、プログラムに従って次々と
書き換えることにより、プログラマブルなファジィ論理
回路が得られる。In the arithmetic unit storage device, an operation result obtained by performing a fuzzy logic operation on an input is stored at an address designated by regarding the input as an address signal. Therefore, the operation result of the fuzzy logic operation can be obtained by simply reading the value stored at that address. Since the operation result is rewritable, another fuzzy logic operation can be performed by rewriting the operation result. That is, a programmable fuzzy logic circuit is obtained by rewriting one after another according to a program.
以下、本発明の実施例を図面に基づいて詳細に説明す
る。 第１図に、本発明の主要部の基本ブロック構成を示
す。第１図において、10はプログラム用アドレス信号
線、11は入力信号線、12は入力選択回路、13は演算部用
記憶装置、14,15は双方向バッファ、16はプログラム用
データ信号線、17は出力信号線である。 各信号線に沿って記された「ｍ」は、信号線がｍビッ
トパラレルとなっていることを示す。ｍの値をどのよう
な値に選ぶかということは、メンバーシップ関数を分割
するレベルの最大レベル値Ｎ（第６図で言えば７）に関
係している。即ち、Ｎ＝2m−１となるように選ぶ。 入力選択回路12は、プログラム用アドレス信号線10か
らの入力と入力信号線11からの入力とのいずれか一方の
みを選択して、演算部用記憶装置13へ送る役目をする。
例えば、マルチプレクサ等が使用される。 演算部用記憶装置13は、いわゆるルックアップテーブ
ル方式で演算出力を出すようにされている。即ち、演算
部用記憶装置13へはｍビットの信号が入力されている
が、この入力は演算部用記憶装置13内のアドレスを指定
する情報として用いられる。指定されたアドレスには、
この入力の時に出すべき演算結果を予め書き込んでお
く。そして、入力によってアドレスが指定されると、そ
のアドレスに予め書き込んである演算結果を読み出すこ
とによって、目指す演算出力を得る。 演算部用記憶装置13に予め演算結果を書き込むこと
は、次のようにして行われる。 この時は、入力選択回路12はプログラム用アドレス信
号線10からの入力を通過させ、演算部用記憶装置13に入
力する。この入力は、演算部用記憶装置13のアドレスを
指定する。指定されたアドレスに書き込むデータ（つま
り演算結果）は、プログラム用データ信号線16より送ら
れて来る。従って、この時、双方向バッファ14は、プロ
グラム用データ信号線16からのデータを通過させ演算部
用記憶装置13へ送るよう制御される。かくして、プログ
ラム用アドレス信号線10からの信号によって指定された
アドレスに、プログラム用データ信号線16からのデータ
が書き込まれる。 このように準備された演算部用記憶装置13を用いて行
う演算は、次のようにして行われる。 演算時には、入力選択回路12は入力信号線11からの信
号を通過させるようにされる。また、双方向バッファ14
はネゲート（オフ）され，双方向バッファ15は、演算部
用記憶装置13から送られて来る信号を出力信号線17へ通
過させるよう制御される。 入力信号線11から入力が入ると、この入力をアドレス
信号として演算部用記憶装置13のアドレスを指定する。
すると、その指定されたアドレスに予め書き込まれてい
るデータ（演算結果）が、双方向バッファ15を経て出力
信号線17に読み出される。これで、演算結果が得られた
ことになる。 なお、第１図では、１入力１出力の論理演算回路とな
っているが、２入力１出力としたい場合には、入力信号
線11に相当する入力信号線をもう１つ追加し、プログラ
ム用アドレス信号線10を、2mビットパラレルとすればよ
い。 また、双方向バッファ14,15,入力選択回路12は省略す
ることも出来る。 第２図に、本発明の実施例にかかわるプログラマブル
・ファジィ論理回路を示す。符号は、第１図のものに対
応している。そして、18はカウンタ、19は論理演算結果
供給用記憶装置、20は主要部である。主要部20は、第１
図の構成に対応している。 第２図の例では、演算部用記憶装置13のアドレスを指
定するのに６ビットパラレルの信号を用いることとして
いる（従って、指定し得るアドレス数は、26＝64）。 入力の与え方は２入力である。それゆえ入力信号線11
は、第１入力信号線11-1と第２入力信号線11-2の２つの
入力信号線より成っている。この２つの入力で演算部用
記憶装置13のアドレスを指定するわけであるから、合計
して６ビットパラレルとなるよう、それぞれの入力信号
線は３ビットパラレルとされている。 論理演算結果供給用記憶装置19は、演算部用記憶装置
13に書き込む演算結果を、何組か用意しておくためのも
のである。ファジィ論理演算の内容を変更したいという
時には、その演算に適合した組の演算結果を演算部用記
憶装置13に供給する。 カウンタ18は、演算部用記憶装置13に演算結果を書き
込む際のアドレス信号を発生する。従って、カウンタ18
からのアドレス信号は、書き込むべきアドレスを指定す
るために入力選択回路12を経て演算部用記憶装置13に送
られると共に、書き込むデータが格納されているアドレ
スを知らせるために論理演算結果供給用記憶装置19に送
られる。 演算部用記憶装置13のアドレスを指定するには６ビッ
トで足りるのに、カウンタ18からは２ビット多いA7〜A0
の８ビットの出力が出されている。この余分の上位２ビ
ット（A7,A6）は、論理演算結果供給用記憶装置19のみ
に送られ、次の第３図で説明するように、前記した演算
結果の組を分けるのに用いられる。 第３図は、第２図のカウンタの出力ビットA6,A7の役
目を説明する図である。第３図（イ）は、この上位２ビ
ットの値の組み合わせは４種類（a,b,c,d）であること
を示している。 下位６ビット（A5〜A0）で64のアドレスを指定できる
から、結局上位２ビットは、第３図（ロ）に示すよう
に、アドレス領域全体を64のアドレスを有する４つの領
域a,b,c,dに区分する役目を果たすことになる。 従って、この場合、論理演算結果供給用記憶装置19
は、演算部用記憶装置13に書き込む内容を、ａの部分の
内容にしたり、ｂの部分の内容にしたりして、合計４種
の異なった演算内容に変更することが出来る能力を持っ
ていることになる。つまり、プログラムに従って演算内
容を次々と変更することが可能となる。 論理演算結果供給用記憶装置19として記憶容量の大な
るものを使用すれば、多くの種類の演算に対処すること
ができる。 なお、論理演算結果供給用記憶装置19内に記してある
D0ないしD2は出力端子であり、出力もこの場合３ビット
パラレルの値とされている。 また、入力のレベル数であるが、第1,第２入力信号線
11-1,11-2は３ビットパラレルであるから、入力レベル
数は23つまり８である。従って、第６図のようにファジ
ィ集合のメンバーシップ関数を０〜７の８レベルに分割
する場合に相当している。 一方、ここでは演算部用記憶装置13の出力も、３ビッ
トパラレルとしているから、出力値は０〜７の８種であ
る。このような場合のファジィ論理演算回路の入、出力
関係の１例を次に示す。 第８図は、入力レベル数が８である場合の、２入力１
出力演算子の入，出力関係テーブルの１例を示す図であ
る。 第１入力のレベルと第２入力のレベルとの交点の値
が、演算部用記憶装置13の出力となる。例えば、第１入
力のレベルが「４」で第２入力のレベルが「６」の時の
出力は、「４」である。この入，出力関係テーブルは、
２つの入力のうち小さい方の値を出力とするという所謂
「ミニマム回路」という演算回路にした場合のものであ
る。これは、前述した膨大な数（ でｎ＝８とした場合の数）だけ考えられる入，出力関係
テーブルのうちの１つに過ぎない。 演算部用記憶装置13や論理演算結果供給用記憶装置19
に使用する記憶装置としては、RAM（随時書き込み読み
出し可能記憶装置）,EPROM（紫外線消去可能な読み出し
専用記憶装置）、E2PROM（電気的消去可能な読み出し専
用記憶装置），フリップ・フロップ回路等を使用するこ
とが出来る。場合によってはROM（読み出し専用記憶装
置）を使用することも可能である。また、論理演算結果
供給用記憶装置19は省略し、ディジタル計算機から直接
プログラムすることも可能である。 （応用例） 以上では、ファジィ論理演算を行う論理回路を記憶装
置で構成することとし、ルックアップテーブル方式で演
算結果が得られるようにし、その結果、実行し得る論理
演算の種類を任意に変更できるように（プログラマブル
に）したものを提案した。 ところで、メンバーシップ関数は、記憶装置に記憶さ
れるようにしてある。従って、主要部がメンバーシップ
関数部とファジィ論理演算部とで構成されているファジ
ィ推論装置は、主要部を全て記憶装置で構成することが
出来ることになる。ということは、メンバーシップ関数
部とファジィ論理演算部とを、まとめてプログラマブル
にすることも可能であるということである。次に、その
ようにした応用例について説明する。 第９図は、従来のファジィ推論装置である。第９図に
おいて、81ないし84は入力信号線、85ないし88はメンバ
ーシップ関数記憶装置、89,90はファジィ論理演算回
路、91,92はカウンタ、93,94はメンバーシップ関数記憶
装置、95,96ファジィ論理演算回路、97,98は出力信号線
である。 このファジィ推論装置は、入力信号線が４つ（81〜8
4）で、出力信号線が２つ（97,98）であるから、４入力
２出力で１ルール分のファジィ・プロダクションルール
を実行する装置である。 ファジィ論理演算回路89,90,95および96は、専用の論
理演算回路で構成されている。 先ず、全体の動作を説明する。 入力信号線81から入力されるのは、第６図のエレメン
トに相当する信号である。メンバーシップ関数記憶装置
85には、予め或るメンバーシップ関数が記憶させられて
いて、入力信号に対応した出力を出す。メンバーシップ
関数記憶装置85〜88も同様である。 ファジィ論理演算回路89,90は、所定のファジィ論理
積演算をするようにされている。これらでは、メンバー
シップ関数記憶装置85等からの４つの入力を受け、それ
ぞれ１つの出力を出す。 ファジィ推論装置は、条件部（または前件部）と言わ
れる部分と、結果部（または後件部）と言われる部分と
で成り立っているが、入力信号線81〜84のところからフ
ァジィ論理演算回路89,90のところまでの部分が条件部
である。それ以降の部分が結果部である。 さて、条件部の出力は、結果部のファジィ論理演算回
路95,96に入力される。これらにおいても、所定のファ
ジィ論理積演算が行われるようにされている。ここに
は、メンバーシップ関数記憶装置93,94の出力も入力さ
れる。 メンバーシップ関数記憶装置93,94の入力信号は、そ
れぞれカウンタ91,92から供給される。カウンタ91,92
は、メンバーシップ関数記憶装置93,94に記憶させてあ
るメンバーシップ関数のエレメントに相当する信号を、
小さいものから大きいものへと（その逆の順序でもよ
い）順次発する。すると、それに応じたメンバーシップ
関数値が、順次出力される。 ファジィ論理演算回路95,96では、条件部からの出力
と、メンバーシップ関数記憶装置93,94から順次出力さ
れるメンバーシップ関数値とのファジィ論理積演算がな
され、出力信号線97,98にその出力が得られる。 第10図に、本発明を適用したファジィ推論装置を示
す。符号は、第９図のものに対応している。そして、89
-1,90-1,95-1および96-1は演算部用記憶装置、Ｂは条件
部、Ｃはファジィ推論装置全体である。 第９図と異なる点は、ファジィ論理演算回路89,90,95
および96が、本発明の適用により、演算部用記憶装置に
置き換えられている点である。 個々のファジィ論理演算回路を演算部用記憶装置に置
き換え、プログラマブルにすることは、既に詳しく述べ
た。この応用例では、ファジィ推論装置を構成する部分
を幾つかまとめ、それを、第１図，第２図等で説明した
要領でプログラマブルにすることを提案する。 例えば、第10図の点線で囲った条件部Ｂを、まとめて
行うことも出来るし、一点鎖線で囲ったファジィ推論装
置全体Ｃをまとめて行うことも出来る。勿論、結果部
（ファジィ推論装置全体Ｃから条件部Ｂを除いた部分）
だけをまとめて行うことも出来る。 更に、実際のファジィ推論の応用において、ファジィ
推論装置全体Ｃを数十個程度並列に接続して利用するこ
とが多いが、これら全てをまとめて行うことも出来る。 第11図に、ファジィ推論装置をプログラマブルにする
際の基本原理図を示す。第11図において、100はプログ
ラム用アドレス信号線、101,102は入力信号線、103は入
力選択回路、104は記憶部、105,106は双方向バッファ、
107はプログラム用データ信号線、108は出力信号線であ
る。この構成は、第１図に準ずるものである。 条件部Ｂをまとめてプログラマブルにする場合、記憶
部104は、メンバーシップ関数記憶装置85〜88と演算部
用記憶装置89-1,90-1を包含したものである。ファジィ
推論装置全体Ｃをまとめてプログラマブルにする場合に
は、その外に、メンバーシップ関数記憶装置93,94と演
算部用記憶装置95-1,96-1とを包含したものである。 これらにデータを予めセットする際には、入力選択回
路103はプログラム用アドレス信号線100を選択する。プ
ログラム用アドレス信号線100からのアドレス信号は、
メンバーシップ関数記憶装置85等のアドレスを指定した
り、演算部用記憶装置89-1等のアドレスを指定したりす
る。 プログラム用アドレス信号線100によって指定された
アドレスのメモリに、プログラム用データ信号線107か
ら双方向バッファ105を経て送られて来るデータが記憶
される。プログラム用データ信号線107は、メンバーシ
ップ関数記憶装置85等へデータ信号を送ったり、演算部
用記憶装置89-1等へデータ信号を送ったりする。 ファジィ論理演算を行う際には、入力選択回路103は
入力信号線101,102を選択する。なお、図では２入力の
場合を示したが、入力の数は２つに限られるわけではな
い。入力信号をアドレスとして、ルックアップテーブル
方式でメンバーシップ関数記憶装置から出力が取り出さ
れる。演算部用記憶装置においても、入力をアドレスと
して、ルックアップテーブル方式で演算結果が取り出さ
れる。 そのようにして得られた出力は、双方向バッファ106
を経て、出力信号線108へと出て行く。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 shows a basic block configuration of a main part of the present invention. In FIG. 1, 10 is a program address signal line, 11 is an input signal line, 12 is an input selection circuit, 13 is a storage unit for an operation unit, 14 and 15 are bidirectional buffers, 16 is a program data signal line, Is an output signal line. “M” written along each signal line indicates that the signal line is m-bit parallel. The choice of the value of m is related to the maximum level value N (7 in FIG. 6) of the level at which the membership function is divided. That is, it is selected so that N = 2 m -1. The input selection circuit 12 has a function of selecting only one of the input from the program address signal line 10 and the input from the input signal line 11, and sending the selected signal to the arithmetic unit storage device 13.
For example, a multiplexer or the like is used. The arithmetic unit storage device 13 outputs an arithmetic output by a so-called lookup table method. That is, an m-bit signal is input to the arithmetic unit storage device 13, and this input is used as information for specifying an address in the arithmetic unit storage device 13. At the specified address,
The calculation result to be output at the time of this input is written in advance. Then, when an address is designated by the input, a calculation result written in advance at the address is read, thereby obtaining a desired calculation output. Writing the calculation result in advance to the storage unit for calculation unit 13 is performed as follows. At this time, the input selection circuit 12 allows the input from the program address signal line 10 to pass through, and inputs the input to the arithmetic unit storage device 13. This input specifies the address of the arithmetic unit storage device 13. Data to be written to the specified address (ie, the operation result) is sent from the program data signal line 16. Therefore, at this time, the bidirectional buffer 14 is controlled to pass the data from the program data signal line 16 and send it to the arithmetic unit storage device 13. Thus, the data from the program data signal line 16 is written to the address specified by the signal from the program address signal line 10. The operation performed using the storage unit for operation unit 13 prepared in this way is performed as follows. At the time of calculation, the input selection circuit 12 allows the signal from the input signal line 11 to pass. Also, the bidirectional buffer 14
Is negated (turned off), and the bidirectional buffer 15 is controlled so that the signal sent from the storage unit 13 for the operation unit passes through the output signal line 17. When an input is received from the input signal line 11, the input is used as an address signal to specify the address of the storage unit 13 for the operation unit.
Then, data (computation result) previously written at the specified address is read out to the output signal line 17 via the bidirectional buffer 15. Thus, the operation result is obtained. In FIG. 1, the logic operation circuit has one input and one output. However, if it is desired to have two inputs and one output, another input signal line corresponding to the input signal line 11 is added, and The address signal line 10 may be set to 2 m-bit parallel. Further, the bidirectional buffers 14, 15 and the input selection circuit 12 can be omitted. FIG. 2 shows a programmable fuzzy logic circuit according to an embodiment of the present invention. The reference numerals correspond to those in FIG. Reference numeral 18 denotes a counter, 19 denotes a storage device for supplying a logical operation result, and 20 denotes a main part. The main part 20 is the first
It corresponds to the configuration in the figure. In the example of FIG. 2, a 6-bit parallel signal is used to specify the address of the arithmetic unit storage device 13 (therefore, the number of addresses that can be specified is 2 6 = 64). The input is given in two ways. Therefore input signal line 11
Is composed of two input signal lines, a first input signal line 11-1 and a second input signal line 11-2. Since these two inputs specify the address of the arithmetic unit storage device 13, the input signal lines are 3-bit parallel so that the total is 6-bit parallel. The logical operation result supply storage device 19 is a storage device for the operation unit.
This is for preparing several sets of the operation results to be written in 13. When it is desired to change the content of the fuzzy logic operation, a set of operation results suitable for the operation is supplied to the operation unit storage device 13. The counter 18 generates an address signal for writing an operation result in the operation unit storage device 13. Therefore, counter 18
Is sent to the operation unit storage device 13 through the input selection circuit 12 to specify an address to be written, and a logical operation result supply storage device to notify the address where the data to be written is stored. Sent to 19. Although 6 bits are sufficient to specify the address of the storage unit 13 for the arithmetic unit, the counter 18 increases the number of bits A 7 to A 0 by 2 bits.
Is output. The extra upper two bits (A 7 , A 6 ) are sent only to the logical operation result supply storage device 19, and are used to divide the above-mentioned set of operation results, as described in FIG. Can be FIG. 3 is a diagram for explaining the role of the output bits A 6 and A 7 of the counter of FIG. FIG. 3A shows that the combinations of the values of the upper two bits are four types (a, b, c, d). Since 64 addresses can be specified by the lower 6 bits (A 5 to A 0 ), the upper 2 bits are eventually divided into four areas a, having 64 addresses, as shown in FIG. It will play the role of classifying into b, c, d. Therefore, in this case, the logical operation result supply storage device 19 is used.
Has the ability to change the contents to be written into the arithmetic unit storage device 13 into the contents of the part a or the contents of the part b, so that the contents can be changed to a total of four different arithmetic contents. Will be. That is, it is possible to change the contents of the calculation one after another according to the program. If a storage device 19 having a large storage capacity is used as the logical operation result supply storage device 19, many types of operations can be dealt with. It is noted in the logical operation result supply storage device 19.
D 0 to D 2 is an output terminal, the output is also the value of this 3-bit parallel. Although the number of input levels is the same, the first and second input signal lines
11-1 and 11-2 because the 3-bit parallel, the number of input level is 2 3 clogging 8. Accordingly, this corresponds to a case where the membership function of the fuzzy set is divided into eight levels 0 to 7 as shown in FIG. On the other hand, here, the output of the arithmetic unit storage device 13 is also 3-bit parallel, so that there are eight types of output values 0 to 7. An example of the input / output relationship of the fuzzy logic operation circuit in such a case is shown below. FIG. 8 shows two inputs 1 when the number of input levels is eight.
It is a figure showing an example of an input and output relation table of an output operator. The value at the intersection of the level of the first input and the level of the second input is the output of the storage unit 13 for the arithmetic unit. For example, when the level of the first input is “4” and the level of the second input is “6”, the output is “4”. This input / output relation table is
This is a case where an arithmetic circuit called a so-called "minimum circuit" that outputs a smaller value of two inputs is used. This is the huge number , N = 8) is only one of the possible input / output relation tables. Operation unit storage device 13 and logical operation result supply storage device 19
The storage devices used for RAM include RAM (writable and readable storage device), EPROM (ultraviolet erasable read only storage device), E 2 PROM (electrically erasable read only storage device), flip-flop circuit, etc. Can be used. In some cases, a ROM (read only storage device) can be used. Further, the storage device 19 for supplying the logical operation result may be omitted, and the program may be directly performed by a digital computer. (Application Example) In the above description, the logic circuit that performs the fuzzy logic operation is configured by a storage device so that the calculation result can be obtained by a look-up table method, and as a result, the type of the logic operation that can be performed is arbitrarily changed. I proposed something that I could (programmably) do. By the way, the membership function is stored in a storage device. Therefore, in the fuzzy inference apparatus whose main part is composed of the membership function part and the fuzzy logic operation part, the main part can be entirely composed of a storage device. This means that the membership function unit and the fuzzy logic operation unit can be made programmable collectively. Next, an example of such an application will be described. FIG. 9 shows a conventional fuzzy inference apparatus. In FIG. 9, 81 to 84 are input signal lines, 85 to 88 are membership function storage devices, 89 and 90 are fuzzy logic operation circuits, 91 and 92 are counters, 93 and 94 are membership function storage devices, 95 and 96 fuzzy logic operation circuits, and 97 and 98 are output signal lines. This fuzzy inference apparatus has four input signal lines (81 to 8).
In 4), since the number of output signal lines is two (97, 98), this device executes a fuzzy production rule for one rule with four inputs and two outputs. The fuzzy logic operation circuits 89, 90, 95 and 96 are constituted by dedicated logic operation circuits. First, the overall operation will be described. The signal input from the input signal line 81 is a signal corresponding to the element in FIG. Membership function storage
In 85, a certain membership function is stored in advance, and outputs an output corresponding to the input signal. The same applies to the membership function storage devices 85 to 88. The fuzzy logic operation circuits 89 and 90 perform a predetermined fuzzy AND operation. These receive four inputs from the membership function storage device 85 and output one output each. The fuzzy inference device is composed of a part called a condition part (or a consequent part) and a part called a result part (or a consequent part), and a fuzzy logic operation is performed from the input signal lines 81 to 84. The part up to the circuits 89 and 90 is the condition part. The part after that is the result part. The output of the condition part is input to the fuzzy logic operation circuits 95 and 96 of the result part. Also in these, a predetermined fuzzy AND operation is performed. Here, the outputs of the membership function storage devices 93 and 94 are also input. Input signals to the membership function storage devices 93 and 94 are supplied from counters 91 and 92, respectively. Counter 91,92
Is a signal corresponding to the element of the membership function stored in the membership function storage devices 93 and 94,
Emit sequentially from small to large (or vice versa). Then, the membership function values corresponding to that are sequentially output. The fuzzy logic operation circuits 95 and 96 perform a fuzzy AND operation of the output from the condition part and the membership function values sequentially output from the membership function storage devices 93 and 94, and output the output signal lines 97 and 98. The output is obtained. FIG. 10 shows a fuzzy inference apparatus to which the present invention is applied. The reference numerals correspond to those in FIG. And 89
-1,90-1,95-1 and 96-1 are storage units for the operation unit, B is the condition unit, and C is the whole fuzzy inference device. The difference from FIG. 9 is that the fuzzy logic operation circuits 89, 90, 95
And 96 have been replaced with arithmetic unit storage devices by applying the present invention. It has already been described in detail that each fuzzy logic operation circuit is replaced with a storage device for an operation unit to make it programmable. In this application example, it is proposed that some parts constituting the fuzzy inference apparatus are put together and made programmable in the manner described with reference to FIGS. For example, the condition part B surrounded by a dotted line in FIG. 10 can be performed collectively, or the entire fuzzy inference apparatus C surrounded by a dashed line can be performed collectively. Of course, the result part (the part excluding the condition part B from the whole fuzzy inference apparatus C)
Can be done together. Furthermore, in actual application of fuzzy inference, dozens of fuzzy inference apparatuses C are often connected in parallel and used, but all of them can be performed collectively. FIG. 11 shows a basic principle diagram for making the fuzzy inference device programmable. 11, 100 is a program address signal line, 101 and 102 are input signal lines, 103 is an input selection circuit, 104 is a storage unit, 105 and 106 are bidirectional buffers,
107 is a program data signal line, and 108 is an output signal line. This configuration conforms to FIG. When the condition part B is made programmable collectively, the storage unit 104 includes membership function storage devices 85 to 88 and operation unit storage devices 89-1 and 90-1. When the whole fuzzy inference apparatus C is made programmable as a whole, it further includes membership function storage units 93 and 94 and operation unit storage units 95-1 and 96-1. When data is previously set in these, the input selection circuit 103 selects the program address signal line 100. The address signal from the program address signal line 100 is
The address of the membership function storage device 85 or the like is specified, or the address of the operation unit storage device 89-1 or the like is specified. Data sent from the program data signal line 107 via the bidirectional buffer 105 is stored in the memory at the address specified by the program address signal line 100. The program data signal line 107 sends a data signal to the membership function storage device 85 and the like, and sends a data signal to the arithmetic unit storage device 89-1 and the like. When performing a fuzzy logic operation, the input selection circuit 103 selects the input signal lines 101 and 102. Although the figure shows the case of two inputs, the number of inputs is not limited to two. Using the input signal as an address, the output is taken out of the membership function storage device in a look-up table manner. Also in the storage unit for the operation unit, the operation result is taken out by a look-up table method using the input as an address. The output thus obtained is supplied to the bidirectional buffer 106
Through the output signal line 108.
以上述べた如き本発明によれば、次のような効果を奏
する。 ファジィ論理演算をディジタル回路を近似演算する際
に、より良い近似をしようとしてレベル数を多くして
も、演算部用記憶装置の数は１つで済む。 従来は、レベル数が無限に存在するファジィ論理演算
の種類は膨大であり、用意しなければならない専用演算
回路の数も膨大であった。しかし、本発明では、行おう
とするファジィ論理演算の内容が変わっても、単に演算
部用記憶装置の記憶内容を書き換えるだけで対応するこ
とができるから、１つで済む。 ファジィ論理に関する研究は現在活発に行われてお
り、従来は利用されていなかった様なファジィ論理演算
が、将来、次々と利用される可能性があるが、そのよう
なファジィ論理演算に対しても、単に演算部用記憶装置
の内容を書き換えるだけで、直ちに対応することが出来
る。 ファジィ推論装置の主要部を、いずれも記憶装置で構
成し、それら全てをプログラマブルなものとすることが
出来る。According to the present invention as described above, the following effects can be obtained. When the digital circuit is approximated by the fuzzy logic operation, even if the number of levels is increased for better approximation, the number of storage units for the operation unit is one. Conventionally, the number of fuzzy logic operations having an infinite number of levels is enormous, and the number of dedicated operation circuits that must be prepared is also enormous. However, according to the present invention, even if the content of the fuzzy logic operation to be performed is changed, it can be dealt with simply by rewriting the storage content of the storage unit for the operation unit, so that only one is required. Research on fuzzy logic is currently being actively conducted, and fuzzy logic operations that were not conventionally used may be used one after another in the future. It is possible to respond immediately by simply rewriting the contents of the arithmetic unit storage device. All of the main parts of the fuzzy inference apparatus can be configured by storage devices, and all of them can be made programmable.
第１図…本発明の主要部の基本ブロック構成図 第２図…本発明の実施例にかかわるプログラマブル・フ
ァジィ論理回路 第３図…第２図のカウンタの出力ビットA6,A7の役目を
説明する図 第４図…従来の集合（クリスプ集合）の特性関数の例を
示す図 第５図…ファジィ集合のメンバーシップ関数の例を示す
図 第６図…ファジィ集合を複数のレベルに分割して近似す
る例を示す図 第７図…１つの入力のレベル数が２である場合、２入力
１出力演算子は16種類あることを説明する図 第８図…入力レベル数が８である場合の２入力１出力演
算子の入，出力関係テーブルの１例を示す図 第９図…従来のファジィ推論装置 第10図…本発明を適用したファジィ推論装置 第11図…ファジィ推論装置をプログラマブルにする際の
基本原理図 図において、10はプログラム用アドレス信号線、11は入
力信号線、12は入力選択回路、13は演算部用記憶装置、
14,15は双方向バッファ、16はプログラム用データ信号
線、17は出力信号線、18はカウンタ、19は論理演算結果
供給用記憶装置、20は主要部、70は第１入力信号線、71
は第２入力信号線、72は演算回路、73は出力信号線、81
ないし84は入力信号線、85ないし88はメンバーシップ関
数記憶装置、89,90はファジィ論理演算回路、91,92はカ
ウンタ、93,94はメンバーシップ関数記憶装置、95,96は
ファジィ論理演算回路、97,98は出力信号線、Ｂは条件
部、Ｃはファジィ推論装置全体、100はプログラム用ア
ドレス信号線、101,102は入力信号線、103は入力選択回
路、104は記憶部、105,106は双方向バッファ、107はプ
ログラム用データ信号線、108は出力信号線である。FIG. 1 is a basic block diagram of a main part of the present invention. FIG. 2 is a programmable fuzzy logic circuit according to an embodiment of the present invention. FIG. 3 is a block diagram showing the role of the output bits A 6 and A 7 of the counter of FIG. FIG. 4 illustrates an example of a characteristic function of a conventional set (crisp set). FIG. 5 illustrates an example of a membership function of a fuzzy set. FIG. 6 divides a fuzzy set into a plurality of levels. Fig. 7: When the number of levels of one input is 2, Fig. 8: When there are 16 types of 2-input, 1-output operators Fig. 8: When the number of input levels is 8 9 shows an example of the input / output relation table of the two-input / one-output operator of FIG. 9... A conventional fuzzy inference device FIG. 10... A fuzzy inference device to which the present invention is applied FIG. 11. In the figure, 10 is the basic principle diagram Program address signal lines, 11 denotes an input signal line, 12 denotes an input selection circuit, 13 arithmetic unit memory,
14, 15 are bidirectional buffers, 16 is a program data signal line, 17 is an output signal line, 18 is a counter, 19 is a logical operation result supply storage device, 20 is a main part, 70 is a first input signal line, 71
Is a second input signal line, 72 is an arithmetic circuit, 73 is an output signal line, 81
84 to 84 are input signal lines, 85 to 88 are membership function storage devices, 89 and 90 are fuzzy logic operation circuits, 91 and 92 are counters, 93 and 94 are membership function storage devices, and 95 and 96 are fuzzy logic operation circuits. , 97 and 98 are output signal lines, B is a condition part, C is the whole fuzzy inference device, 100 is a program address signal line, 101 and 102 are input signal lines, 103 is an input selection circuit, 104 is a storage unit, and 105 and 106 are bidirectional. A buffer 107 is a program data signal line, and 108 is an output signal line.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩森 康男 神奈川県海老名市本郷2274番地 富士ゼ ロックス株式会社海老名事業所内 (72)発明者 保永 伸一 神奈川県海老名市本郷2274番地 富士ゼ ロックス株式会社海老名事業所内 (56)参考文献 「Ｔｈｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｆ ｔｈｅ ＩＥＩＣＥ」ｖｏｌ. Ｅ−71，Ｎｏ．１（1988−１）ｐ．85− 86 「日経エレクトロニクス」Ｎｏ．426 （1987−７−27）ｐ．148−151 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/44 G05B 13/02──────────────────────────────────────────────────の Continued on the front page (72) Inventor Yasuo Iwamori 2274 Hongo, Ebina-shi, Kanagawa Fuji Xerox Co., Ltd. (56) Reference "The Transactions of the IEICE" vol. E-71, No. 1 (1988-1) p. 85-86 "Nikkei Electronics" No. 426 (1987-7-27) p. 148-151 (58) Fields surveyed (Int. Cl. 6 , DB name) G06F 9/44 G05B 13/02
Claims (1)
に対応して出力すべき演算結果が格納された演算部用記
憶装置を具え、前記演算結果は書き換え可能とされてい
るとともに、前記演算結果は演算結果を複数組み記憶し
た論理演算結果供給用記憶装置から供給されることを特
徴とするプログラマブル・ファジィ論理回路。1. An operation unit storage device in which an operation result to be output corresponding to an input is stored at an address specified by an input, wherein the operation result is rewritable and the operation result is Is a programmable fuzzy logic circuit characterized by being supplied from a storage device for supplying a plurality of sets of operation results.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8918776A GB2223338B (en) | 1988-08-19 | 1989-08-17 | Programmable fuzzy logic circuit |
| DE3927343A DE3927343C2 (en) | 1988-08-19 | 1989-08-18 | Programmable fuzzy logic circuit |
| US07/865,748 US5204935A (en) | 1988-08-19 | 1992-04-10 | Programmable fuzzy logic circuits |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20620188 | 1988-08-19 | ||
| JP63-206201 | 1988-08-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02236637A JPH02236637A (en) | 1990-09-19 |
| JP2853154B2 true JP2853154B2 (en) | 1999-02-03 |
Family
ID=16519463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1112694A Expired - Lifetime JP2853154B2 (en) | 1988-08-19 | 1989-05-01 | Programmable fuzzy logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853154B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1252131B (en) * | 1991-11-27 | 1995-06-05 | Sgs Thomson Microelectronics | ARCHITECTURE AND METHOD OF ORGANIZATION OF THE MEMORY OF AN ELECTRONIC CONTROLLER OPERATING WITH LOGIC MODES OF THE FUZZY TYPE |
| JP6219631B2 (en) | 2013-07-29 | 2017-10-25 | 学校法人明星学苑 | Logic unit |
-
1989
- 1989-05-01 JP JP1112694A patent/JP2853154B2/en not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 「Ｔｈｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｆ ｔｈｅ ＩＥＩＣＥ」ｖｏｌ．Ｅ−７１，Ｎｏ．１（１９８８−１）ｐ．８５−８６ |
| 「日経エレクトロニクス」Ｎｏ．４２６（１９８７−７−２７）ｐ．１４８−１５１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02236637A (en) | 1990-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5204935A (en) | Programmable fuzzy logic circuits | |
| KR950008396B1 (en) | Forge Logic Microcontroller | |
| CN109299169B (en) | Data visualization method, system, terminal and computer readable storage medium | |
| JPS59154521A (en) | Reconstruction of system | |
| JPS6142040A (en) | Logical simulator | |
| US5742400A (en) | Image processing apparatus | |
| JP2853154B2 (en) | Programmable fuzzy logic circuit | |
| EP0132314B1 (en) | Window-addressable memory circuit | |
| US6233352B1 (en) | Information processing method and apparatus | |
| CN113407254B (en) | Form generation method and device, electronic equipment and storage medium | |
| CN113176903B (en) | Software integration method and system for Simulink model applied to different automobile controller platforms | |
| GB2223338A (en) | Programmable fuzzy logic circuit | |
| JPS61128316A (en) | Menu display system | |
| Hatwágner et al. | Novel methods of FCM model reduction | |
| US5930505A (en) | Method for storing a program into an auxiliary memory | |
| JP3412731B2 (en) | Circuit optimization method using degrees of freedom of logic functions mapped to LUT-type FPGA | |
| US6931383B2 (en) | Methods and apparatus for communicating information in a supervised learning system | |
| US6668248B1 (en) | Methods and apparatus for communicating information in a supervised learning system | |
| JPH0247735A (en) | Computer device | |
| CN111723561B (en) | Graphical configuration modeling method and device for relay protection setting items | |
| JP3057797B2 (en) | Fuzzy arithmetic unit | |
| CN113544684B (en) | Data replacing device, data replacing method and computer program product | |
| EP0333148A2 (en) | A decoding type select logic generating system | |
| EP0404397A2 (en) | Image processing system | |
| Hellmich et al. | SEE: a concept for an FPGA based emulation engine for spiking neurons with adaptive weights |