JP2842803B2 - Ｐｃカード - Google Patents
ＰｃカードInfo
- Publication number
- JP2842803B2 JP2842803B2 JP7069212A JP6921295A JP2842803B2 JP 2842803 B2 JP2842803 B2 JP 2842803B2 JP 7069212 A JP7069212 A JP 7069212A JP 6921295 A JP6921295 A JP 6921295A JP 2842803 B2 JP2842803 B2 JP 2842803B2
- Authority
- JP
- Japan
- Prior art keywords
- program
- memory
- cpu
- external computer
- write command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、ＰＣカードに関し、特
に内部にＣＰＵを搭載し、蓄積プログラム方式で機能す
るＰＣカードに関する。
に内部にＣＰＵを搭載し、蓄積プログラム方式で機能す
るＰＣカードに関する。
【０００２】
【従来の技術】従来のＰＣカードについて図面を参照し
て説明する。
て説明する。
【０００３】図２は従来例を示すブロック図である。
【０００４】図２において、この従来例は特開平５−３
２４９５１号公報の開示内容を示し、ＣＰＵ１２０と、
そのＣＰＵ１２０の動作バス１２１と、カード内データ
及びプログラム用のメモリ１２２と、メモリ１２２用の
制御信号１２４を出力するためのＣＰＵ１２０によって
制御されるスイッチング回路１２３とを備え、そのスイ
ッチング回路１２３は、メモリ１２２の方に向けられる
制御信号１２５をＰＣカードが挿入されるコンピュータ
１２６からとＣＰＵ１２０とから受ける構成を有してい
る。
２４９５１号公報の開示内容を示し、ＣＰＵ１２０と、
そのＣＰＵ１２０の動作バス１２１と、カード内データ
及びプログラム用のメモリ１２２と、メモリ１２２用の
制御信号１２４を出力するためのＣＰＵ１２０によって
制御されるスイッチング回路１２３とを備え、そのスイ
ッチング回路１２３は、メモリ１２２の方に向けられる
制御信号１２５をＰＣカードが挿入されるコンピュータ
１２６からとＣＰＵ１２０とから受ける構成を有してい
る。
【０００５】この従来例は、基本的には、メモリ１２２
をデュアルポートメモリとして使用するものであり、メ
モリ１２２に対するコンピュータ１２６側からみえるウ
ィンドウ又はバンクをセキュリティを含め、ＣＰＵ１２
０がスイッチング回路１２３を制御させることにより実
現するものである。
をデュアルポートメモリとして使用するものであり、メ
モリ１２２に対するコンピュータ１２６側からみえるウ
ィンドウ又はバンクをセキュリティを含め、ＣＰＵ１２
０がスイッチング回路１２３を制御させることにより実
現するものである。
【０００６】
【発明が解決しようとする課題】この従来のＰＣカード
は、スイッチング回路を制御させるための既に内蔵して
いるプログラム自体の書換えは不可能であり、かつスイ
ッチング回路を制御させるためこのプログラムは、あら
かじめメモリチップに書込んだ後、このＰＣカードへ実
装する必要があるという問題点がある。また、この従来
例におけるデュアルポートメモリ方式は、現実に大容量
メモリのものを構成する場合、コンピュータ側とカード
内ＣＰＵ側との双方のアドレスバス，データバス及び制
御線の全てをスイッチングした後汎用メモリチップへ接
続するため、たとえＬＳＩ化してもスイッチング回路
は、膨大な端子数を必要とし、さらに、複雑なバス競合
制御回路が必要であるという問題点がある。
は、スイッチング回路を制御させるための既に内蔵して
いるプログラム自体の書換えは不可能であり、かつスイ
ッチング回路を制御させるためこのプログラムは、あら
かじめメモリチップに書込んだ後、このＰＣカードへ実
装する必要があるという問題点がある。また、この従来
例におけるデュアルポートメモリ方式は、現実に大容量
メモリのものを構成する場合、コンピュータ側とカード
内ＣＰＵ側との双方のアドレスバス，データバス及び制
御線の全てをスイッチングした後汎用メモリチップへ接
続するため、たとえＬＳＩ化してもスイッチング回路
は、膨大な端子数を必要とし、さらに、複雑なバス競合
制御回路が必要であるという問題点がある。
【０００７】本発明のＰＣカードは、プログラムを格納
するメモリと、前記プログラムによって制御するＣＰＵ
とを含むＰＣカードにおいて、外部コンピュータと予め
規定されたＰＣＭＣＩＡ又はＪＥＩＤＡによるインタフ
ェースでインタフェースするインタフェース手段と、前
記メモリと前記ＣＰＵまたは前記外部コンピュータとを
同一信号線数で切換えて接続する接続手段と、前記外部
コンピュータからのプログラム書込コマンドの入力を識
別すると、前記外部コンピュータから前記インタフェー
ス手段を介して前記メモリへ前記プログラムを直接書込
ませるべく前記接続手段を切換えて前記プログラムを前
記メモリへ書込ませる書込制御手段とを備えている。
するメモリと、前記プログラムによって制御するＣＰＵ
とを含むＰＣカードにおいて、外部コンピュータと予め
規定されたＰＣＭＣＩＡ又はＪＥＩＤＡによるインタフ
ェースでインタフェースするインタフェース手段と、前
記メモリと前記ＣＰＵまたは前記外部コンピュータとを
同一信号線数で切換えて接続する接続手段と、前記外部
コンピュータからのプログラム書込コマンドの入力を識
別すると、前記外部コンピュータから前記インタフェー
ス手段を介して前記メモリへ前記プログラムを直接書込
ませるべく前記接続手段を切換えて前記プログラムを前
記メモリへ書込ませる書込制御手段とを備えている。
【０００８】本発明のＣＰカードは、プログラムを格納
するメモリと、前記プログラムによって制御するＣＰＵ
と、外部コンピュータからの前記メモリへ前記プログラ
ムを書込むためのプログラム書込回路とを備え、前記プ
ログラム書込回路は前記外部コンピュータと予め規定さ
れているＰＣＭＣＩＡ又はＪＥＩＤＡの標準インタフェ
ースでインタフェースする標準インタフェース部と、前
記標準インタフェース部を介して前記外部コンピュータ
からのプログラム書込コマンドを認識する書込コマンド
認識回路と、前記メモリと前記ＣＰＵ間を接続するメモ
リ制御情報信号線と、前記書込コマンド認識回路が前記
プログラム書込コマンドの認識によってホールド要求信
号を前記ＣＰＵへ送信すると前記ＣＰＵと前記メモリ間
の前記メモリ制御情報信号線を前記ＣＰＵからの制御信
号によって前記外部コンピュータから前記メモリへ直接
接続すべく切換させる切換回路とを有している。
するメモリと、前記プログラムによって制御するＣＰＵ
と、外部コンピュータからの前記メモリへ前記プログラ
ムを書込むためのプログラム書込回路とを備え、前記プ
ログラム書込回路は前記外部コンピュータと予め規定さ
れているＰＣＭＣＩＡ又はＪＥＩＤＡの標準インタフェ
ースでインタフェースする標準インタフェース部と、前
記標準インタフェース部を介して前記外部コンピュータ
からのプログラム書込コマンドを認識する書込コマンド
認識回路と、前記メモリと前記ＣＰＵ間を接続するメモ
リ制御情報信号線と、前記書込コマンド認識回路が前記
プログラム書込コマンドの認識によってホールド要求信
号を前記ＣＰＵへ送信すると前記ＣＰＵと前記メモリ間
の前記メモリ制御情報信号線を前記ＣＰＵからの制御信
号によって前記外部コンピュータから前記メモリへ直接
接続すべく切換させる切換回路とを有している。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。
である。
【００１１】図１において、本実施例のＰＣカード５
は、プログラムを格納するメモリチップ４と、プログラ
ムによって制御するＣＰＵ３と、外部コンピュータ６か
らのメモリチップ４へプログラムを書込むためのプログ
ラム書込回路１とを備え、プログラム書込回路１は、外
部コンピュータ６と予め規定されているＰＣＭＣＩＡ又
はＪＥＩＤＡの標準インタフェースでインタフェースす
る標準インタフェース部１３と、標準インタフェース部
１３を介して外部コンピュータ６からのプログラム書込
コマンドを認識する書込コマンド認識回路１１と、メモ
リチップ４とＣＰＵ３間を接続するメモリ制御情報信号
線２１と、書込コマンド認識回路１１がプログラム書込
コマンド認識によってホールド要求信号１２をＣＰＵ３
へ送信するとＣＰＵ３とメモリチップ４間のメモリ制御
情報信号線２１をＣＰＵ３からの制御信号によって外部
コンピュータ６からメモリチップへ直接接続すべく標準
インタフェース部１３からのアドレスバス１４、データ
バス１５及び制御線１６を切換させるバス切換回路１７
とを有している。
は、プログラムを格納するメモリチップ４と、プログラ
ムによって制御するＣＰＵ３と、外部コンピュータ６か
らのメモリチップ４へプログラムを書込むためのプログ
ラム書込回路１とを備え、プログラム書込回路１は、外
部コンピュータ６と予め規定されているＰＣＭＣＩＡ又
はＪＥＩＤＡの標準インタフェースでインタフェースす
る標準インタフェース部１３と、標準インタフェース部
１３を介して外部コンピュータ６からのプログラム書込
コマンドを認識する書込コマンド認識回路１１と、メモ
リチップ４とＣＰＵ３間を接続するメモリ制御情報信号
線２１と、書込コマンド認識回路１１がプログラム書込
コマンド認識によってホールド要求信号１２をＣＰＵ３
へ送信するとＣＰＵ３とメモリチップ４間のメモリ制御
情報信号線２１をＣＰＵ３からの制御信号によって外部
コンピュータ６からメモリチップへ直接接続すべく標準
インタフェース部１３からのアドレスバス１４、データ
バス１５及び制御線１６を切換させるバス切換回路１７
とを有している。
【００１２】次に、本実施例の動作について説明する。
【００１３】ＰＣカード５が外部コンピュータ６に標準
インタフェース１３を介して接続され、コンピュータ６
からユーザプログラム書込コマンドが標準インタフェー
ス部１３を介して発行されると、コマンド認識回路１１
はこのユーザプログラム書込コマンドを認識し、ＣＰＵ
３に対し、ホールド要求信号１２を出力する。ＣＰＵ３
はメモリチップ４に対する内部のアドレスバス，データ
バス，メモリ制御線をハイインピーダンスにした後、ホ
ールドアクノリッジ信号１９をバス切換回路１７へ出力
する。ホールドアクノリッジ信号１９を受けた切替回路
１７は、ＣＰＵ３とメモリチップ４間を接続するメモリ
制御情報信号線２１と標準インタフェース部１３からの
アドレスバス１４，データバス１５及び制御線１６とが
直接接続され、コンピュータ６側からのユーザプログラ
ムが直接メモリチップ４へ書込まれることが可能とな
る。
インタフェース１３を介して接続され、コンピュータ６
からユーザプログラム書込コマンドが標準インタフェー
ス部１３を介して発行されると、コマンド認識回路１１
はこのユーザプログラム書込コマンドを認識し、ＣＰＵ
３に対し、ホールド要求信号１２を出力する。ＣＰＵ３
はメモリチップ４に対する内部のアドレスバス，データ
バス，メモリ制御線をハイインピーダンスにした後、ホ
ールドアクノリッジ信号１９をバス切換回路１７へ出力
する。ホールドアクノリッジ信号１９を受けた切替回路
１７は、ＣＰＵ３とメモリチップ４間を接続するメモリ
制御情報信号線２１と標準インタフェース部１３からの
アドレスバス１４，データバス１５及び制御線１６とが
直接接続され、コンピュータ６側からのユーザプログラ
ムが直接メモリチップ４へ書込まれることが可能とな
る。
【００１４】このように本実施例では、ＰＣカード５の
ＣＰＵ３にＰＣカード５内を制御するプログラム内蔵し
なくても、接続する外部のコンピュータ６の制御によっ
てメモリチップ４にユーザプログラムを書込むことがで
きる。
ＣＰＵ３にＰＣカード５内を制御するプログラム内蔵し
なくても、接続する外部のコンピュータ６の制御によっ
てメモリチップ４にユーザプログラムを書込むことがで
きる。
【００１５】
【発明の効果】以上説明したように本発明は、プログラ
ムを格納するメモリと、プログラムによって制御するＣ
ＰＵとを含むＰＣカードにおいて、外部コンピュータと
予め規定されたＰＣＭＣＩＡ又はＪＥＩＤＡによるイン
タフェースでインタフェースするインタフェース手段
と、メモリとＣＰＵまたは外部コンピュータとを同一信
号線数で切換えて接続する接続手段と、外部コンピュー
タからのプログラム書込コマンドの入力を認識すると、
外部コンピュータからインタフェース手段を介してメモ
リへプログラムを直接書込ませるべく接続手段を切換え
てプログラムをメモリへ書込ませる書込制御手段とを備
えることにより、従来必要であったプログラム書込み用
スイッチング回路の制御プログラムが不要となり、カー
ド組立行程においては、メモリに一切のプログラム搭載
を必要とせず、カード組立工程後に、ユーザプログラム
の書込み，書換えを自由に行うことができる効果があ
る。
ムを格納するメモリと、プログラムによって制御するＣ
ＰＵとを含むＰＣカードにおいて、外部コンピュータと
予め規定されたＰＣＭＣＩＡ又はＪＥＩＤＡによるイン
タフェースでインタフェースするインタフェース手段
と、メモリとＣＰＵまたは外部コンピュータとを同一信
号線数で切換えて接続する接続手段と、外部コンピュー
タからのプログラム書込コマンドの入力を認識すると、
外部コンピュータからインタフェース手段を介してメモ
リへプログラムを直接書込ませるべく接続手段を切換え
てプログラムをメモリへ書込ませる書込制御手段とを備
えることにより、従来必要であったプログラム書込み用
スイッチング回路の制御プログラムが不要となり、カー
ド組立行程においては、メモリに一切のプログラム搭載
を必要とせず、カード組立工程後に、ユーザプログラム
の書込み，書換えを自由に行うことができる効果があ
る。
【００１６】また、書込みコマンドが認識されると外部
コンピュータとメモリとをインタフェース手段を介して
直接接続する方式を取るため、従来方式で、大容量メモ
リを使用して構成する場合に取られる、コンピュータ側
とカード内ＣＰＵ側双方のアドレスバス、データバス、
及び制御線の全てをスイッチングした後大容量メモリへ
接続する方式と比較して、メモリに対するアドレス、デ
ータバス及び制御線はカード内ＣＰＵのアドレスバス、
データバス及び制御線と同一で良いため、書込制御手段
をＬＳＩ化した場合、ＬＳＩの端子数を従来より少なく
することができるという効果がある。
コンピュータとメモリとをインタフェース手段を介して
直接接続する方式を取るため、従来方式で、大容量メモ
リを使用して構成する場合に取られる、コンピュータ側
とカード内ＣＰＵ側双方のアドレスバス、データバス、
及び制御線の全てをスイッチングした後大容量メモリへ
接続する方式と比較して、メモリに対するアドレス、デ
ータバス及び制御線はカード内ＣＰＵのアドレスバス、
データバス及び制御線と同一で良いため、書込制御手段
をＬＳＩ化した場合、ＬＳＩの端子数を従来より少なく
することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来を示すブロック図である。
１ プログラム書込回路 ３ ＣＰＵ ４ メモリチップ ５ ＰＣカード ６ コンピュータ １１ 書込コマンド認識回路 １２ ＣＰＵホールド要求信号 １３ 標準インタフェース １４ アドレスバス １５ データバス １６ 制御線 １７ バス切替回路 １８ 切換制御端子 １９ ホーレドアクノリッジ信号 ２０ デコーダ ２１ メモリ制御情報信号線
Claims (2)
- 【請求項１】プログラムを格納するメモリと、前記プロ
グラムによって制御するＣＰＵとを含むＰＣカードにお
いて、外部コンピュータと予め規定されたＰＣＭＣＩＡ
又はＪＥＩＤＡによるインタフェースでインタフェース
するインタフェース手段と、前記メモリと前記ＣＰＵま
たは前記外部コンピュータとを同一信号線数で切換えて
接続する接続手段と、前記外部コンピュータからのプロ
グラム書込コマンドの入力を識別すると、前記外部コン
ピュータから前記インタフェース手段を介して前記メモ
リへ前記プログラムを直接書込ませるべく前記接続手段
を切換えて前記プログラムを前記メモリへ書込ませる書
込制御手段とを備えることを特徴とするＰＣカード。 - 【請求項２】 プログラムを格納するメモリと、前記プ
ログラムによって制御するＣＰＵと、外部コンピュータ
からの前記メモリへ前記プログラムを書込むためのプロ
グラム書込回路とを備え、 前記プログラム書込回路は前記外部コンピュータと予め
規定されているＰＣＭＣＩＡ又はＪＥＩＤＡの標準イン
タフェースでインタフェースする標準インタフェース部
と、 前記標準インタフェース部を介して前記外部コンピュー
タからのプログラム書込コマンドを認識する書込コマン
ド認識回路と、 前記メモリと前記ＣＰＵ間を接続するメモリ制御情報信
号線と、 前記書込コマンド認識回路が前記プログラム書込コマン
ドの認識によってホールド要求信号を前記ＣＰＵへ送信
すると前記ＣＰＵと前記メモリ間の前記メモリ制御情報
信号線を前記ＣＰＵからの制御信号によって前記外部コ
ンピュータから前記メモリへ直接接続すべく切換させる
切換回路とを有することを特徴とするＰＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069212A JP2842803B2 (ja) | 1995-03-28 | 1995-03-28 | Ｐｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069212A JP2842803B2 (ja) | 1995-03-28 | 1995-03-28 | Ｐｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08263615A JPH08263615A (ja) | 1996-10-11 |
| JP2842803B2 true JP2842803B2 (ja) | 1999-01-06 |
Family
ID=13396197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7069212A Expired - Fee Related JP2842803B2 (ja) | 1995-03-28 | 1995-03-28 | Ｐｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842803B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2686171B1 (fr) * | 1992-01-14 | 1996-09-06 | Gemplus Card Int | Carte a memoire de masse pour microordinateur avec facilites d'execution de programmes internes. |
-
1995
- 1995-03-28 JP JP7069212A patent/JP2842803B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08263615A (ja) | 1996-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7703688B2 (en) | Method of communication between a smart card and a host station | |
| US7007127B2 (en) | Method and related apparatus for controlling transmission interface between an external device and a computer system | |
| US4975838A (en) | Duplex data processing system with programmable bus configuration | |
| US5687346A (en) | PC card and PC card system with dual port ram and switchable rewritable ROM | |
| JPH0326865B2 (ja) | ||
| US5086388A (en) | Semiconductor serial/parallel-parallel/serial file memory and storage system | |
| US20040059848A1 (en) | Device for automatically switching endian order | |
| KR100441533B1 (ko) | 반도체장치에사용된주변디바이스식별방법 | |
| JP2842803B2 (ja) | Ｐｃカード | |
| US7287098B2 (en) | Control method and electronic device enabling recognition of functions installed in the electronic device | |
| US5987534A (en) | Radio selective paging receiver provided with an I/O memory card which can be easily upgraded to include new attributes | |
| JP5010065B2 (ja) | マイクロコンピュータ | |
| US20040186949A1 (en) | XIP system and method for serial memory | |
| US6405260B2 (en) | Data transmission method and apparatus for interfacing between main system and microcomputer | |
| EP0334552A2 (en) | Semiconductor file memory and storage system using the same | |
| JPH10283172A (ja) | フラッシュｒｏｍデータ書き換え方式 | |
| JPS63271589A (ja) | 携帯可能記憶媒体読取書込装置 | |
| JPH10198524A (ja) | ハードディスク制御装置 | |
| US20030217298A1 (en) | Method of a saving power mode by combining a smart card with a multi-function network card | |
| JP2824871B2 (ja) | Ｉｃカード | |
| JPH0887896A (ja) | カード状回路ブロック及びその書き込み方法 | |
| US6324593B1 (en) | Connection method and device for auxiliary storage device | |
| JPH11338992A (ja) | Ｐｃカード | |
| JP2002288048A (ja) | ワンチップマイクロコントローラ及びそのシステム | |
| JPH1021143A (ja) | メモリインタフェース装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980916 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |