JP2841056B2 - 半導体素子のキャパシタの製造方法 - Google Patents
半導体素子のキャパシタの製造方法Info
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- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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Description
【０００１】本発明は半導体素子のキャパシタ(capacit
or) の製造方法に係るもので、詳しくは、集積度が高
く、大きい静電容量を有する半導体素子のキャパシタの
製造方法に係るものである。
or) の製造方法に係るもので、詳しくは、集積度が高
く、大きい静電容量を有する半導体素子のキャパシタの
製造方法に係るものである。
【０００２】
【従来の技術】従来半導体素子のキャパシタにおいて
は、図２に示したように、半導体基板(1) 内に複数の不
純物拡散領域(2) が形成され、該半導体基板(1) 上に酸
化膜(3)が形成された後、該酸化膜(3) が選択的食刻さ
れてコンタクトホールが形成される。
は、図２に示したように、半導体基板(1) 内に複数の不
純物拡散領域(2) が形成され、該半導体基板(1) 上に酸
化膜(3)が形成された後、該酸化膜(3) が選択的食刻さ
れてコンタクトホールが形成される。
【０００３】次いで、該酸化膜(3) 上及び該コンタクト
ホール上にポリシリコン層(8) が形成され、該ポリシリ
コン層(8) がパターニングされて、該ポリシリコン層
(8) 上に誘電薄膜(9) が形成され、該誘電薄膜(9) 上に
キャパシタ上部電極の電導層(10)が形成されていた。近
来、半導体素子の高集積化に従い、記憶セルが漸次小さ
くなって、キャパシタの占有面積も減少されるため、前
記誘電薄膜(dielectric thin film)(9) の誘電率(diele
ctric constant：εr)を高めることが重要な課題となっ
ている。そこで、互換性の良い(compatible)二酸化硅素
(SiO2)を用いて誘電薄膜を形成していたが、該SiO2は誘
電率が約 3.8に過ぎない。このSiO2の誘電膜は厚さを減
らすには限界があるため、単独では使用し得ず、酸化膜
−窒化膜−酸化膜層(Oxide-Nitride-Oxide :以下、ONO
と称す) の薄膜形態又は窒化膜−酸化膜層(Nitride-Oxi
de: 以下、NOと称す) の薄膜形態に形成して使用してい
た。
ホール上にポリシリコン層(8) が形成され、該ポリシリ
コン層(8) がパターニングされて、該ポリシリコン層
(8) 上に誘電薄膜(9) が形成され、該誘電薄膜(9) 上に
キャパシタ上部電極の電導層(10)が形成されていた。近
来、半導体素子の高集積化に従い、記憶セルが漸次小さ
くなって、キャパシタの占有面積も減少されるため、前
記誘電薄膜(dielectric thin film)(9) の誘電率(diele
ctric constant：εr)を高めることが重要な課題となっ
ている。そこで、互換性の良い(compatible)二酸化硅素
(SiO2)を用いて誘電薄膜を形成していたが、該SiO2は誘
電率が約 3.8に過ぎない。このSiO2の誘電膜は厚さを減
らすには限界があるため、単独では使用し得ず、酸化膜
−窒化膜−酸化膜層(Oxide-Nitride-Oxide :以下、ONO
と称す) の薄膜形態又は窒化膜−酸化膜層(Nitride-Oxi
de: 以下、NOと称す) の薄膜形態に形成して使用してい
た。
【０００４】しかし、現在用いられている前記NO薄膜の
有効厚さは窒化熱処理(nitridationanneal)を施しても
約 4nm程度過ぎず、前記ONO は薄膜の誘電常数が小さい
ため高集積化を図るには限界がある。また、前記NO層を
用いてキャパシタを形成する場合は、下限線(low limi
t) 以上のキャパシタンスを確保するため、プレナー型
(planner type)のキャパシタでない、３次元構造のキャ
パシタを形成すべきである。そのためには半導体基板表
面上に積層させるか、または半導体基板表面下を掘るよ
うになり、工程が極めて煩雑になる。
有効厚さは窒化熱処理(nitridationanneal)を施しても
約 4nm程度過ぎず、前記ONO は薄膜の誘電常数が小さい
ため高集積化を図るには限界がある。また、前記NO層を
用いてキャパシタを形成する場合は、下限線(low limi
t) 以上のキャパシタンスを確保するため、プレナー型
(planner type)のキャパシタでない、３次元構造のキャ
パシタを形成すべきである。そのためには半導体基板表
面上に積層させるか、または半導体基板表面下を掘るよ
うになり、工程が極めて煩雑になる。
【０００５】従って、このような限界を克服するため、
最近、２通りの研究が行われており、その１つには、キ
ャパシタの蓄積ノードに用いられる化学気相蒸着(CVD)
によるシリコンの表面を、柔らかい組織(smooth morpho
logy) でなく、荒い組織(rugged morphology) に変化さ
せ、設計規則及び構造上制限されているキャパシタ領域
から有効キャパシタ領域(effective capacitor area)を
増加させるという、いわゆるHSG(Hemispher grain)-Si
を用いた蓄積ノードを製造する方法である。
最近、２通りの研究が行われており、その１つには、キ
ャパシタの蓄積ノードに用いられる化学気相蒸着(CVD)
によるシリコンの表面を、柔らかい組織(smooth morpho
logy) でなく、荒い組織(rugged morphology) に変化さ
せ、設計規則及び構造上制限されているキャパシタ領域
から有効キャパシタ領域(effective capacitor area)を
増加させるという、いわゆるHSG(Hemispher grain)-Si
を用いた蓄積ノードを製造する方法である。
【０００６】また、他の１つは誘電常数が大きい高誘電
体として、例えばTa2 O5（εr ≒2.4 ）又はBST(Bax Sr
1-x TiO3) （εr ≒300 ）を用い、キャパシタ誘電薄膜
を形成する方法がある。しかし、このような高誘電体の
薄膜を形成すると、誘電常数が急激に減少し漏洩電流が
増加するおそれがあるので実用化が難しい。通常、Ta2
O5を用いるときは、TaのソースとしてTa(OC2H5)5(penta
-ethoxy-tantalum) を用い、酸化膜を生成する酸素(O2)
気体を同時に投入し、低圧化学気相蒸着LPCVD(Low-Pres
sure chemical vapor deposition) 法又はプラズマ化学
気相蒸着、若しくはECR-PECVD 法により薄膜を形成す
る。
体として、例えばTa2 O5（εr ≒2.4 ）又はBST(Bax Sr
1-x TiO3) （εr ≒300 ）を用い、キャパシタ誘電薄膜
を形成する方法がある。しかし、このような高誘電体の
薄膜を形成すると、誘電常数が急激に減少し漏洩電流が
増加するおそれがあるので実用化が難しい。通常、Ta2
O5を用いるときは、TaのソースとしてTa(OC2H5)5(penta
-ethoxy-tantalum) を用い、酸化膜を生成する酸素(O2)
気体を同時に投入し、低圧化学気相蒸着LPCVD(Low-Pres
sure chemical vapor deposition) 法又はプラズマ化学
気相蒸着、若しくはECR-PECVD 法により薄膜を形成す
る。
【０００７】また、Ta2O5 は、誘電常数が22〜28であっ
て、SiO2に比べ６倍以上高く、薄膜を形成した後適切な
熱処理を施すと漏洩電流が4MV/cm2 の電気場下で約10-9
〜10-7A/cm2 程度に小さくなるため高集積メモリ素子の
キャパシタに適用することができるが、蓄積ノードとし
てSiO2を使用する場合はTa2O5 が蒸着するとき、シリコ
ンの表面が酸化してSiO2膜が形成され、シリコン蒸着後
に熱処理を行うと形成されたSiO2膜が一層成長される。
このように中間膜のSiO2が形成されると誘電膜層の誘電
常数(effective dielectric constant) が減少するため
得ようとする静電容量を容易に得ることができない。
て、SiO2に比べ６倍以上高く、薄膜を形成した後適切な
熱処理を施すと漏洩電流が4MV/cm2 の電気場下で約10-9
〜10-7A/cm2 程度に小さくなるため高集積メモリ素子の
キャパシタに適用することができるが、蓄積ノードとし
てSiO2を使用する場合はTa2O5 が蒸着するとき、シリコ
ンの表面が酸化してSiO2膜が形成され、シリコン蒸着後
に熱処理を行うと形成されたSiO2膜が一層成長される。
このように中間膜のSiO2が形成されると誘電膜層の誘電
常数(effective dielectric constant) が減少するため
得ようとする静電容量を容易に得ることができない。
【０００８】また、最近、Ta2O5 薄膜を蒸着する以前
に、蓄積ノードをなすシリコン層の表面を窒化処理(nit
ridation) し、表面部にシリコン窒化膜を形成した後Ta
2O5 薄膜を蒸着する方法が提案されており、この場合、
窒化処理を行わない場合よりも誘電常数、漏洩電流及び
TDDB(Time Dependent Dielectric Breakdown) 特性を改
善できることが報告されている。
に、蓄積ノードをなすシリコン層の表面を窒化処理(nit
ridation) し、表面部にシリコン窒化膜を形成した後Ta
2O5 薄膜を蒸着する方法が提案されており、この場合、
窒化処理を行わない場合よりも誘電常数、漏洩電流及び
TDDB(Time Dependent Dielectric Breakdown) 特性を改
善できることが報告されている。
【０００９】更に、Ta2O5 薄膜をキャパシタ誘電膜とし
て用いる場合、シリコン電極の表面を荒い組織に形成
し、信頼性を低下させずに、静電容量を約60％増加させ
る方法が提案されている。この場合、静電容量は約 12.
5fF/μm2程度であって、再現性の問題がなければTa2O5
薄膜の実用化が可能になる。
て用いる場合、シリコン電極の表面を荒い組織に形成
し、信頼性を低下させずに、静電容量を約60％増加させ
る方法が提案されている。この場合、静電容量は約 12.
5fF/μm2程度であって、再現性の問題がなければTa2O5
薄膜の実用化が可能になる。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の製造方法では、シリコン層をキャパシタの下
部電極に用いると、該キャパシタの下部電極表面が酸化
又は窒化されて酸化膜又は窒化膜が形成され、Ta2O5 薄
膜固有の大きい静電容量を得ることが難しいという不都
合な点があった。
うな従来の製造方法では、シリコン層をキャパシタの下
部電極に用いると、該キャパシタの下部電極表面が酸化
又は窒化されて酸化膜又は窒化膜が形成され、Ta2O5 薄
膜固有の大きい静電容量を得ることが難しいという不都
合な点があった。
【００１１】本発明の目的は、超硬合金属(refractory
metal)又は高融点金属、若しくは金属シリサイドを下部
電極に用いて、高誘電体固有の高誘電常数を得ると共
に、キャパシタの実効面積を増大し得る半導体素子のキ
ャパシタ製造方法を提供しようとするものである。
metal)又は高融点金属、若しくは金属シリサイドを下部
電極に用いて、高誘電体固有の高誘電常数を得ると共
に、キャパシタの実効面積を増大し得る半導体素子のキ
ャパシタ製造方法を提供しようとするものである。
【００１２】
【課題を解決するための手段】このため、請求項１に係
る発明では、半導体基板上に第１絶縁膜を形成し該絶縁
膜上にアンドープド半導体層を形成する段階と、該アン
ドープド半導体層をパターニングする段階と、前記アン
ドープド半導体層上に第２絶縁膜を形成する段階と、該
第２絶縁膜、前記アンドープド半導体層及び前記第１絶
縁膜を選択的食刻し該アンドープド半導体層の一部領域
が露出されるようにコンタクトホールを形成する段階
と、前記コンタクトホールを含んだ基板上に多結晶シリ
コンを形成する段階と、前記多結晶シリコンを異方性食
刻し、前記コンタクトホールの側面及び前記第２絶縁膜
の側面のみに多結晶シリコンのポリ側壁スペーサを形成
する段階と、前記コンタクトホールの下面、前記ポリ側
壁スペーサ及び前記アンドープド半導体層上に選択的に
電導層を形成して、キャパシタ第１電極を形成する段階
と、前記第２絶縁膜を除去する手段と、前記キャパシタ
第１電極上に誘電膜を形成し該誘電膜上にキャパシタ第
２電極を形成する段階とを順次行うようになっている。
る発明では、半導体基板上に第１絶縁膜を形成し該絶縁
膜上にアンドープド半導体層を形成する段階と、該アン
ドープド半導体層をパターニングする段階と、前記アン
ドープド半導体層上に第２絶縁膜を形成する段階と、該
第２絶縁膜、前記アンドープド半導体層及び前記第１絶
縁膜を選択的食刻し該アンドープド半導体層の一部領域
が露出されるようにコンタクトホールを形成する段階
と、前記コンタクトホールを含んだ基板上に多結晶シリ
コンを形成する段階と、前記多結晶シリコンを異方性食
刻し、前記コンタクトホールの側面及び前記第２絶縁膜
の側面のみに多結晶シリコンのポリ側壁スペーサを形成
する段階と、前記コンタクトホールの下面、前記ポリ側
壁スペーサ及び前記アンドープド半導体層上に選択的に
電導層を形成して、キャパシタ第１電極を形成する段階
と、前記第２絶縁膜を除去する手段と、前記キャパシタ
第１電極上に誘電膜を形成し該誘電膜上にキャパシタ第
２電極を形成する段階とを順次行うようになっている。
【００１３】また、請求項２に係る発明では、前記電導
層は、高融点金属、金属シリサイド、Ptおよび RuOx の
うちいずれか１つにて形成される。また、請求項３に係
る発明では、前記高融点金属は、W 、Ti、Ta、Pt、Moの
うちいずれか１つである。また、請求項４に係る発明で
は、前記金属シリサイドは、 WSix 、TiSix 、及びTaSi
x のうちいずれか１つである。
層は、高融点金属、金属シリサイド、Ptおよび RuOx の
うちいずれか１つにて形成される。また、請求項３に係
る発明では、前記高融点金属は、W 、Ti、Ta、Pt、Moの
うちいずれか１つである。また、請求項４に係る発明で
は、前記金属シリサイドは、 WSix 、TiSix 、及びTaSi
x のうちいずれか１つである。
【００１４】また、請求項５に係る発明では、前記第２
絶縁膜は、湿式食刻により除去する。また、請求項６に
係る発明では、前記誘電膜は、Ta2 O5、Bax Sr1-x Ti
O3、Pbx Zr1-x TiO3のうちいずれか１つを選択して形成
する。また、請求項７に係る発明では、前記誘電膜を形
成する段階では、前記キャパシタ第１電極を窒化処理す
る段階と、該窒化処理されたキャパシタ第１電極上にTa
2O5 層を形成する段階と、該Ta2O5 層を熱処理する手段
とが行われる。
絶縁膜は、湿式食刻により除去する。また、請求項６に
係る発明では、前記誘電膜は、Ta2 O5、Bax Sr1-x Ti
O3、Pbx Zr1-x TiO3のうちいずれか１つを選択して形成
する。また、請求項７に係る発明では、前記誘電膜を形
成する段階では、前記キャパシタ第１電極を窒化処理す
る段階と、該窒化処理されたキャパシタ第１電極上にTa
2O5 層を形成する段階と、該Ta2O5 層を熱処理する手段
とが行われる。
【００１５】また、請求項８に係る発明では、前記Ta2O
5 層は、Ta(OC2Ｈ5)5 及び酸素O2をソースとし、低圧化
学気相蒸着法、プラズマ化学気相蒸着法及び、ECR-PECV
D 法のうちいずれか１つを用いて形成する。また、請求
項９に係る発明では、前記Ta2O5 層は、形成した後、酸
素プラズマにより熱処理を施す。
5 層は、Ta(OC2Ｈ5)5 及び酸素O2をソースとし、低圧化
学気相蒸着法、プラズマ化学気相蒸着法及び、ECR-PECV
D 法のうちいずれか１つを用いて形成する。また、請求
項９に係る発明では、前記Ta2O5 層は、形成した後、酸
素プラズマにより熱処理を施す。
【００１６】また、請求項１０に係る発明では、前記Ta
2O5 層は、形成した後、紫外線およびオゾンを用いた熱
処理と酸素を用いた熱処理との２段階熱処理を施す。ま
た、請求項１１に係る発明では、前記キャパシタ第２電
極は、TiN 、W 、Mo及びTaN のうちいずれか１つを選択
して形成する。
2O5 層は、形成した後、紫外線およびオゾンを用いた熱
処理と酸素を用いた熱処理との２段階熱処理を施す。ま
た、請求項１１に係る発明では、前記キャパシタ第２電
極は、TiN 、W 、Mo及びTaN のうちいずれか１つを選択
して形成する。
【００１７】以下、本発明の実施形態を、図面を用いて
説明する。本発明に係る半導体素子のキャパシタの製造
方法においては、図１(A) に示したように、先ず、半導
体基板上(11)に複数の不純物拡散領域(12)を形成し、該
不純物拡散領域(12)を包含した、半導体基板(11)上にUS
G(undoped Siligate lass) の第１絶縁膜(13)を形成し
該第１絶縁膜(13)上にドーピングされない(Undoped) ポ
リシリコン層のアンドープド半導体層14を形成する。こ
のとき、それら第１絶縁膜 (13) 及びアンドープド半導
体層(14)の厚さはそれら２つの物質のエッチング選択度
(etch selectivity)により決定し、前記ドーピングされ
ない(undoped) ポリシリコンの半導体層(14)にはフォト
リソグラフィーにより、所定大きさのコンタクトホール
を形成して前記第１絶縁膜(13)上の所定領域を露出させ
る。
説明する。本発明に係る半導体素子のキャパシタの製造
方法においては、図１(A) に示したように、先ず、半導
体基板上(11)に複数の不純物拡散領域(12)を形成し、該
不純物拡散領域(12)を包含した、半導体基板(11)上にUS
G(undoped Siligate lass) の第１絶縁膜(13)を形成し
該第１絶縁膜(13)上にドーピングされない(Undoped) ポ
リシリコン層のアンドープド半導体層14を形成する。こ
のとき、それら第１絶縁膜 (13) 及びアンドープド半導
体層(14)の厚さはそれら２つの物質のエッチング選択度
(etch selectivity)により決定し、前記ドーピングされ
ない(undoped) ポリシリコンの半導体層(14)にはフォト
リソグラフィーにより、所定大きさのコンタクトホール
を形成して前記第１絶縁膜(13)上の所定領域を露出させ
る。
【００１８】次いで、図１(B) に示したように、前記ア
ンドープド半導体層(14)上にHLD(High temperature Low
pressur Dielectric)の第２絶縁膜(15)を形成した後、
フォトリソグラフィーと乾式エッチングとを施して、前
記第１絶縁膜(13)及び第２絶縁膜(15)の所定領域を除去
し、自己整合された(self aligned)コンタクトホール(1
6)を形成する。このとき、前記コンタクトホール(16)に
隣接したアンドープド半導体層(14)上面の一部が露出さ
れる。
ンドープド半導体層(14)上にHLD(High temperature Low
pressur Dielectric)の第２絶縁膜(15)を形成した後、
フォトリソグラフィーと乾式エッチングとを施して、前
記第１絶縁膜(13)及び第２絶縁膜(15)の所定領域を除去
し、自己整合された(self aligned)コンタクトホール(1
6)を形成する。このとき、前記コンタクトホール(16)に
隣接したアンドープド半導体層(14)上面の一部が露出さ
れる。
【００１９】また、前記第２絶縁膜(15)及びアンドープ
ド半導体層(14)の厚さはエッチング選択度とビットライ
ン及び蓄積ノードとの静電容量(Cb/Cs) によって決定さ
れる。次いで、図１(C) に示したように、前記コンタク
トホール(16)を含んだ第２絶縁膜(15)上に、ドーピング
されたポリシリコンを蒸着した後、異方性乾式食刻を施
して前記コンタトホール(16)と第１絶縁膜(13)及び第２
絶縁膜(15)との側面にポリ側壁スペーサ(poly-side wal
l spacer)(17) を形成する。
ド半導体層(14)の厚さはエッチング選択度とビットライ
ン及び蓄積ノードとの静電容量(Cb/Cs) によって決定さ
れる。次いで、図１(C) に示したように、前記コンタク
トホール(16)を含んだ第２絶縁膜(15)上に、ドーピング
されたポリシリコンを蒸着した後、異方性乾式食刻を施
して前記コンタトホール(16)と第１絶縁膜(13)及び第２
絶縁膜(15)との側面にポリ側壁スペーサ(poly-side wal
l spacer)(17) を形成する。
【００２０】次いで、図１(D) に示したように、前記ポ
リ側壁スペーサ(17)の形成された半導体基板(11)上に選
択的(selectively) に金属層のキャパシタ第１電極(18)
を形成する。このとき、アンドープド／ドープドポリシ
リコン(14、17) 上と第２絶縁膜(15)上とで核が生成され
る初期の遅延時間があることを利用して、アンドープド
半導体層(14)とポリ側壁スペーサ(17)との上のみに、選
択的にW 、Ti、Ta、Moの高融点金属、又は WSix 、TiSi
x 、TaSix の金属シリサイド、若しくはPt、 RuOx など
を用いて金属層の第１電極(18)を形成する。
リ側壁スペーサ(17)の形成された半導体基板(11)上に選
択的(selectively) に金属層のキャパシタ第１電極(18)
を形成する。このとき、アンドープド／ドープドポリシ
リコン(14、17) 上と第２絶縁膜(15)上とで核が生成され
る初期の遅延時間があることを利用して、アンドープド
半導体層(14)とポリ側壁スペーサ(17)との上のみに、選
択的にW 、Ti、Ta、Moの高融点金属、又は WSix 、TiSi
x 、TaSix の金属シリサイド、若しくはPt、 RuOx など
を用いて金属層の第１電極(18)を形成する。
【００２１】次いで、図１(E) に示したように、湿式食
刻を施して残っている第２絶縁膜(15)を除去した後、前
記基板11上にTa2O5 の誘電膜(19)を、Ta(OC2H5)5及び酸
素(O2)気体をソースに用いて低圧化学気相蒸着(Low-Pre
ssure Chemical Vapor Deposition: LPCVD) 、又はプラ
ズマ化学気相蒸着(Plasma-enhanced Chemical VaporDep
osition: PECVD)法により形成する。そして、該誘電膜
(19)を酸素O2プラズマ熱処理をするか、または紫外線お
よびオゾンを用いた熱処理(UV-O3 anneal)と酸素を用い
た熱処理(dry-O2 anneal) との２段階熱処理をする。
刻を施して残っている第２絶縁膜(15)を除去した後、前
記基板11上にTa2O5 の誘電膜(19)を、Ta(OC2H5)5及び酸
素(O2)気体をソースに用いて低圧化学気相蒸着(Low-Pre
ssure Chemical Vapor Deposition: LPCVD) 、又はプラ
ズマ化学気相蒸着(Plasma-enhanced Chemical VaporDep
osition: PECVD)法により形成する。そして、該誘電膜
(19)を酸素O2プラズマ熱処理をするか、または紫外線お
よびオゾンを用いた熱処理(UV-O3 anneal)と酸素を用い
た熱処理(dry-O2 anneal) との２段階熱処理をする。
【００２２】このとき、該誘電膜(19)は、Bax Sr1-x Ti
O3、Pbx Zr1-x TiO3などを用いて形成することもでき
る。その後、前記誘電薄膜(19)上にキャパシタの第２電
極(20)としての上部電極をTiN 、 Ta 、W 、Moからなる
超硬合金(refractory metal)又は金属シリサイド(metal
silicide)を用いて形成する。
O3、Pbx Zr1-x TiO3などを用いて形成することもでき
る。その後、前記誘電薄膜(19)上にキャパシタの第２電
極(20)としての上部電極をTiN 、 Ta 、W 、Moからなる
超硬合金(refractory metal)又は金属シリサイド(metal
silicide)を用いて形成する。
【００２３】このように製造された半導体素子のキャパ
シタは、自己整合によりコンタクトホールが大きく形成
されるため、従来の半導体素子に比べキャパシタの実効
面積が増加される。また、Ta2O5 を用いて誘電膜を形成
し、W などの高融点金属を用いて下部電極を形成してい
るため、従来よりも高誘電率のキャパシタを得ることが
できるという効果がある。
シタは、自己整合によりコンタクトホールが大きく形成
されるため、従来の半導体素子に比べキャパシタの実効
面積が増加される。また、Ta2O5 を用いて誘電膜を形成
し、W などの高融点金属を用いて下部電極を形成してい
るため、従来よりも高誘電率のキャパシタを得ることが
できるという効果がある。
【００２４】
【発明の効果】以上説明したように、本発明に係る半導
体素子のキャパシタ製造方法においては、コンタクトホ
ールを自己整合により形成するため、製造工程が簡単に
なり、セルの大きさが減少される高集積度素子の蓄積ノ
ードを容易に形成し得るという効果がある。
体素子のキャパシタ製造方法においては、コンタクトホ
ールを自己整合により形成するため、製造工程が簡単に
なり、セルの大きさが減少される高集積度素子の蓄積ノ
ードを容易に形成し得るという効果がある。
【００２５】また、キャパシタが２段階に開放された構
造になるため、コンタクトホールの埋設(Filling) が容
易であり、隣接されるセルとの分離(isolation) が容易
であるという効果がある。又、ポリ側壁スペーサの厚さ
に従いコンタクトホールの下面もキャパシタの面積に使
用し得るという効果がある。
造になるため、コンタクトホールの埋設(Filling) が容
易であり、隣接されるセルとの分離(isolation) が容易
であるという効果がある。又、ポリ側壁スペーサの厚さ
に従いコンタクトホールの下面もキャパシタの面積に使
用し得るという効果がある。
【００２６】更に、ポリ側壁スペーサを形成し、チタン
(Ti)層を選択的に (selective)形成した後窒化処理を施
して荒いタングステン組織(Rugged Tungsten Morpholog
y)の電極を形成するようになっているため、一層大きい
静電容量を確保することができるという効果がある。そ
して、自己整合によりコンタクトホールを形成すると
き、絶縁膜及びポリシリコンのエッジ選択度が非常に高
いため、全般の製造工程が容易に進行されるという効果
がある。
(Ti)層を選択的に (selective)形成した後窒化処理を施
して荒いタングステン組織(Rugged Tungsten Morpholog
y)の電極を形成するようになっているため、一層大きい
静電容量を確保することができるという効果がある。そ
して、自己整合によりコンタクトホールを形成すると
き、絶縁膜及びポリシリコンのエッジ選択度が非常に高
いため、全般の製造工程が容易に進行されるという効果
がある。
【００２７】また、本発明は次世代メモリ素子のキャパ
シタ誘電膜として積極的に検討されているTa2O5 薄膜の
下部電極形成に適用することができるし、従来のキャパ
シタ形成工程数よりも２〜３工程減少された工程数によ
り、一層大きい静電容量を有する半導体素子のキャパシ
タを製造することができるという効果がある。
シタ誘電膜として積極的に検討されているTa2O5 薄膜の
下部電極形成に適用することができるし、従来のキャパ
シタ形成工程数よりも２〜３工程減少された工程数によ
り、一層大きい静電容量を有する半導体素子のキャパシ
タを製造することができるという効果がある。
【図１】 本発明に係る半導体素子のキャパシタ製造方
法の一実施形態の製造工程を示した縦断面図
法の一実施形態の製造工程を示した縦断面図
【図２】 従来半導体素子のキャパシタを示した縦断面
図
図
11 半導体基板 12 不純物拡散領域 13 第１絶縁膜 14 アンドープド半導体層 15 第２絶縁膜 16 コンタクトホール 17 ポリ側壁スペーサ 18 キャパシタ第１電極19 誘電膜20 キャパシタ第２電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−755（ＪＰ，Ａ) 特開 平４−101453（ＪＰ，Ａ) 特開 平７−161934（ＪＰ，Ａ) 特開 平６−232344（ＪＰ，Ａ) 第54回応用物理学会学術講演会講演予 稿集（平成５年９月28日）ｐ．686（28 ａ−Ｘ−９) 第54回応用物理学会学術講演会講演予 稿集（平成５年９月28日）ｐ．686（28 ａ−Ｘ−10) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (11)
- 【請求項１】半導体基板(11)上に第１絶縁膜(13)を形成
し、該第１絶縁膜(13)上にアンドープド半導体層(14)を
形成する段階と、 該アンドープド半導体層(14)をパターニングする段階
と、 該アンドープド半導体層(14)上に第２絶縁膜(15)を形成
する段階と、 該２絶縁膜(15)、前記アンドープド半導体層(14)及び前
記第１絶縁膜(13)を選択的食刻し該アンドープド半導体
層(14)の一部領域が露出されるようにコンタクトホール
(16)を形成する段階と、前記コンタクトホール(16)を含んだ基板上に多結晶シリ
コンを形成する段階と、 前記多結晶シリコンを異方性食刻し、前記コンタクトホ
ール(16)の側面及び前記第２絶縁膜(15)の側面のみに多
結晶シリコンのポリ側壁スペーサ(17)を形成する段階
と、 前記コンタクトホール(16)の下面、前記ポリ側壁スペー
サ(17)及び前記アンドープド半導体層(14)上に選択的に
電導層を形成して、キャパシタ第１電極(18)を形成する
段階と、 前記第２絶縁膜(15)を除去する段階と、 前記キャパシタ第１電極(18)上に誘電膜(19)を形成し、
該誘電膜(19)上にキャパシタ第２電極(20)を形成する段
階と、 を順次行うことを特徴とする半導体素子のキャパシタ製
造方法。 - 【請求項２】前記電導層は、高融点金属、金属シリサイ
ド、Ptおよび RuOX のうちいずれか１つにて形成される
ことを特徴とする請求項１記載の半導体素子のキャパシ
タ製造方法。 - 【請求項３】前記高融点金属は、W 、Ti、Ta、Pt、Moの
うちいずれか１つであることを特徴とする請求項２記載
の半導体素子のキャパシタ製造方法。 - 【請求項４】前記金属シリサイドは、 WSix 、TiSix 、
及びTaSix のうちいずれか１つであることを特徴とする
請求項２記載の半導体素子のキャパシタ製造方法。 - 【請求項５】前記第２絶縁膜(15)は、湿式食刻により除
去することを特徴とする請求項１〜請求項４のいずれか
１つに記載の半導体素子のキャパシタ製造方法。 - 【請求項６】前記誘電膜(19)は、Ta2 O5、Bax Sr1-x Ti
O3、Pbx Zr1-x TiO3のうちいずれか１つを選択して形成
することを特徴とする請求項１〜請求項５のいずれか１
つに記載の半導体素子のキャパシタ製造方法。 - 【請求項７】前記誘電膜(19)を形成する段階では、前記
キャパシタ第１電極 (18) を窒化処理する段階と、該窒
化処理されたキャパシタ第１電極(18)上にTa2O5 層を形
成する段階と、該Ta2O5 層を熱処理する段階とが行われ
ることを特徴とする請求項１〜請求項６のいずれか１つ
に記載の半導体素子のキャパシタ製造方法。 - 【請求項８】前記Ta2O5 層は、Ta(OC2Ｈ5)5 及び酸素O2
をソースとし、低圧化学気相蒸着法、プラズマ化学気相
蒸着法及び、ECR-PECVD 法のうちいずれか１つを用いて
形成することを特徴とする請求項７記載の半導体素子の
キャパシタ製造方法。 - 【請求項９】前記Ta2O5 層は、形成した後、酸素プラズ
マにより熱処理を施すことを特徴とする請求項７又は請
求項８記載の半導体素子のキャパシタ製造方法。 - 【請求項１０】前記Ta2O5 層は、形成した後、紫外線お
よびオゾンを用いた熱処理と酸素を用いた熱処理との２
段階熱処理を施すことを特徴とする請求項７又は請求項
８記載の半導体素子のキャパシタ製造方法。 - 【請求項１１】前記キャパシタ第２電極(20)は、TiN 、
W 、Mo及びTaN のうちいずれか１つを選択して形成する
ことを特徴とする請求項１〜請求項１０のいずれか１つ
に記載の半導体素子のキャパシタ製造方法。
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| KR1019950068653A KR100253270B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체소자의 자기정합 스택캐패시터 형성방법 |
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| JPH09199690A JPH09199690A (ja) | 1997-07-31 |
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| JP8349650A Expired - Fee Related JP2841056B2 (ja) | 1995-12-30 | 1996-12-27 | 半導体素子のキャパシタの製造方法 |
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| KR100504429B1 (ko) * | 1998-07-08 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체장치의 셀 커패시터 구조 및 그 형성 방법 |
| KR100322839B1 (ko) * | 1998-12-30 | 2002-05-09 | 박종섭 | 반도체소자의커패시터형성방법 |
| KR100482753B1 (ko) * | 1999-11-09 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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|---|---|---|---|---|
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| JPH04144278A (ja) * | 1990-10-05 | 1992-05-18 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
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| JPH05121655A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体装置の製造方法 |
| JPH05167008A (ja) * | 1991-12-12 | 1993-07-02 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP2788835B2 (ja) * | 1993-03-17 | 1998-08-20 | 日本電気株式会社 | 薄膜キャパシタおよびその製造方法 |
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
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- 1995-12-30 KR KR1019950068653A patent/KR100253270B1/ko not_active IP Right Cessation
-
1996
- 1996-12-24 US US08/772,848 patent/US5893980A/en not_active Expired - Lifetime
- 1996-12-27 JP JP8349650A patent/JP2841056B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
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| 第５４回応用物理学会学術講演会講演予稿集（平成５年９月２８日）ｐ．６８６（２８ａ−Ｘ−１０） |
| 第５４回応用物理学会学術講演会講演予稿集（平成５年９月２８日）ｐ．６８６（２８ａ−Ｘ−９） |
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