JP2839201B2 - 仮想計算機システム - Google Patents
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- 230000015654 memory Effects 0.000 claims description 45
- 230000006870 function Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 description 31
- 230000010365 information processing Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/109—Address translation for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報処理装置に係り、特に、アドレス変換
機能を備える仮想計算機システムに関する。
機能を備える仮想計算機システムに関する。
［従来の技術］ 一般に、仮想記憶方式を用いる情報処理装置において
は、情報処理装置が主記憶上のデータ、命令等をアクセ
スする際の仮想アドレスを、主記憶上の絶対アドレスに
変換する必要がある。
は、情報処理装置が主記憶上のデータ、命令等をアクセ
スする際の仮想アドレスを、主記憶上の絶対アドレスに
変換する必要がある。
このような、仮想アドレスを絶対アドレスに変換する
一般的仕様に関する従来技術として、例えば、IBM社発
行の刊行物“IBM System 370 Principles of Operatio
n"（GA−22−7000）、“IBM System 370 Extended Arch
itecture Principles of Operation"（SA22−7085）、
“IBM Enterprise System Architecture/370 Principle
s of Operation"（SA22−7200）等に記載された技術が
知られている。
一般的仕様に関する従来技術として、例えば、IBM社発
行の刊行物“IBM System 370 Principles of Operatio
n"（GA−22−7000）、“IBM System 370 Extended Arch
itecture Principles of Operation"（SA22−7085）、
“IBM Enterprise System Architecture/370 Principle
s of Operation"（SA22−7200）等に記載された技術が
知られている。
近年、仮想計算機システムと呼ばれる情報処理装置が
実現され、一般的に使用されつつある。仮想計算機シス
テムは、単一の実計算機の下に複数の仮想計算機を生成
して情報処理システムを構築するものであり、実計算機
上で仮想計算機制御プログラム（以下、VMCPという）を
動作させ、このVMCPの制御下で複数の仮想計算機上のオ
ペレーティングシステム（以下、OSという）が動作する
ようになっている。
実現され、一般的に使用されつつある。仮想計算機シス
テムは、単一の実計算機の下に複数の仮想計算機を生成
して情報処理システムを構築するものであり、実計算機
上で仮想計算機制御プログラム（以下、VMCPという）を
動作させ、このVMCPの制御下で複数の仮想計算機上のオ
ペレーティングシステム（以下、OSという）が動作する
ようになっている。
この場合、実計算機上で動作するOS（いわゆるVMCPで
あり、以下、レベル1OSという）は、レベル1OS自らアド
レス変換テーブルを作成し、レベル1OS上の仮想アドレ
ス空間上で仮想計算機としてのOS（以下、レベル2OSと
いう）を動作させ、また、このレベル2OSもアドレス変
換テーブルを生成して、仮想アドレス空間を作り出して
いた。
あり、以下、レベル1OSという）は、レベル1OS自らアド
レス変換テーブルを作成し、レベル1OS上の仮想アドレ
ス空間上で仮想計算機としてのOS（以下、レベル2OSと
いう）を動作させ、また、このレベル2OSもアドレス変
換テーブルを生成して、仮想アドレス空間を作り出して
いた。
従って、従来技術による仮想計算機システムは、レベ
ル2OSの仮想アドレスをレベル1OSの絶対アドレスに変換
するために、レベル1OSが作成したアドレス変換テーブ
ルと、レベル2OSが作成したアドレス変換テーブルの２
組のアドレス変換テーブルを用いてアドレス変換を行う
必要があった。このアドレス変換を行う過程では、通常
８回におよぶアドレス変換テーブルのアクセスを必要と
する。このため、このアドレス変換をハードウェア論理
で実現しようとすると、コスト上昇の原因となるので、
一般には、仮想計算機アシスト（以下、VMAという）と
呼ばれるマイクロプログラム、または、２組のアドレス
変換テーブルの変換情報を総合して１組のアドレス変換
テーブルとするいわゆるシャドウ変換テーブルをレベル
1OSが作成し、これらによりアドレス変換が行われてい
た。
ル2OSの仮想アドレスをレベル1OSの絶対アドレスに変換
するために、レベル1OSが作成したアドレス変換テーブ
ルと、レベル2OSが作成したアドレス変換テーブルの２
組のアドレス変換テーブルを用いてアドレス変換を行う
必要があった。このアドレス変換を行う過程では、通常
８回におよぶアドレス変換テーブルのアクセスを必要と
する。このため、このアドレス変換をハードウェア論理
で実現しようとすると、コスト上昇の原因となるので、
一般には、仮想計算機アシスト（以下、VMAという）と
呼ばれるマイクロプログラム、または、２組のアドレス
変換テーブルの変換情報を総合して１組のアドレス変換
テーブルとするいわゆるシャドウ変換テーブルをレベル
1OSが作成し、これらによりアドレス変換が行われてい
た。
前述のシャドウ変換テーブルを用いる方法は、レベル
２仮想アドレスからレベル１絶対アドレスへの変換が、
シャドウ変換テーブルを使用することにより擬似的に、
レベル１仮想アドレスからレベル１絶対アドレスへの変
換と同様にハードウェアによって行われることになり、
アドレス変換の際に生ずる性能上のオーバヘッドを低減
することができるが、まだレベル1OSであるVMCPがシャ
ドウ変換テーブルを用意しなければならないというオー
バヘッドが残され、このオーバヘッドが、無視し得ない
処理性能の低下をシステムにもたらしていた。
２仮想アドレスからレベル１絶対アドレスへの変換が、
シャドウ変換テーブルを使用することにより擬似的に、
レベル１仮想アドレスからレベル１絶対アドレスへの変
換と同様にハードウェアによって行われることになり、
アドレス変換の際に生ずる性能上のオーバヘッドを低減
することができるが、まだレベル1OSであるVMCPがシャ
ドウ変換テーブルを用意しなければならないというオー
バヘッドが残され、このオーバヘッドが、無視し得ない
処理性能の低下をシステムにもたらしていた。
このオーバヘッドを除去する方法は、２段階のアドレ
ス変換をハードウェアにより実現することであり、その
一般的仕様は、例えば、IBM社発行の刊行物である“IBM
System/370 Extended Archifecture Interpretive Exe
cution"（SA22−7095）にその詳細が記述されている。
さらに、この仕様を実現する上での具体的手順に関する
技術が、例えば、特開昭57−212680号公報に開示されて
いる。
ス変換をハードウェアにより実現することであり、その
一般的仕様は、例えば、IBM社発行の刊行物である“IBM
System/370 Extended Archifecture Interpretive Exe
cution"（SA22−7095）にその詳細が記述されている。
さらに、この仕様を実現する上での具体的手順に関する
技術が、例えば、特開昭57−212680号公報に開示されて
いる。
前述したように、２段階のアドレス変換をハードウェ
アによりサポートすることにより効率の良い仮想計算機
システムを実現することができる。
アによりサポートすることにより効率の良い仮想計算機
システムを実現することができる。
しかし、レベル1OSとしてVMCPを用い、レベル2OSにも
VMCPを仮想計算機として用意し、レベル2OSであるVMCP
の制御の下にレベル3OSをさらに仮想計算機として実現
しようとする場合、そのアドレス変換は、３組のアドレ
ス変換テーブルを用いて行う必要がある。このような３
レベルのアドレス変換をハードウェアで完全にサポート
することは、可能ではあるが１回のアドレス変換につ
き、32回のアドレス変換テーブルアクセスのための主記
憶アクセスが伴い、性能上無視し得ない問題であり、さ
らに、ハードウェアのコスト上昇を招き実際的ではな
い。
VMCPを仮想計算機として用意し、レベル2OSであるVMCP
の制御の下にレベル3OSをさらに仮想計算機として実現
しようとする場合、そのアドレス変換は、３組のアドレ
ス変換テーブルを用いて行う必要がある。このような３
レベルのアドレス変換をハードウェアで完全にサポート
することは、可能ではあるが１回のアドレス変換につ
き、32回のアドレス変換テーブルアクセスのための主記
憶アクセスが伴い、性能上無視し得ない問題であり、さ
らに、ハードウェアのコスト上昇を招き実際的ではな
い。
前述のような３段階のアドレス変換過程を実現する具
体的方法に関する従来技術として、例えば、米国特許47
92895号に記載された技術が知られている。
体的方法に関する従来技術として、例えば、米国特許47
92895号に記載された技術が知られている。
この従来技術は、VMCPをレベル1OS及びレベル2OSとし
て使用し、レベル2OSであるVMCPの制御の下にレベル3OS
を仮想計算機として生成し、レベル1OSのアドレス変換
テーブルとレベル2OSのアドレス変換テーブルを総合し
たシャドウ変換テーブルを用意するというものである。
て使用し、レベル2OSであるVMCPの制御の下にレベル3OS
を仮想計算機として生成し、レベル1OSのアドレス変換
テーブルとレベル2OSのアドレス変換テーブルを総合し
たシャドウ変換テーブルを用意するというものである。
このシャドウ変換テーブルを用意する方法は、前述し
たようにアドレス変換の際に生ずるオーバヘッドを削減
することが可能であるが、シャドウ変換テーブルを用意
し、あるいは、保守するオーバヘッドが残り、矢張り無
視することのできない問題となる。
たようにアドレス変換の際に生ずるオーバヘッドを削減
することが可能であるが、シャドウ変換テーブルを用意
し、あるいは、保守するオーバヘッドが残り、矢張り無
視することのできない問題となる。
［発明が解決しようとする課題］ 前記従来技術は、レベル1OS及びレベル2OS共にVMCPで
ある場合に、実計算機のアドレス変換機能を使用しアド
レス変換性能を向上させるため、シャドウ変換テーブル
を用意して、３段階のアドレス変換過程を２段階のアド
レス変換過程に修飾していた。しかし、この従来技術
は、レベル1OSであるVMCPがシャドウ変換テーブルを用
意して保守するオーバヘッドが発生し、このオーバヘッ
ドがシステムの性能上無視し得ないものとなるという問
題点を有している。
ある場合に、実計算機のアドレス変換機能を使用しアド
レス変換性能を向上させるため、シャドウ変換テーブル
を用意して、３段階のアドレス変換過程を２段階のアド
レス変換過程に修飾していた。しかし、この従来技術
は、レベル1OSであるVMCPがシャドウ変換テーブルを用
意して保守するオーバヘッドが発生し、このオーバヘッ
ドがシステムの性能上無視し得ないものとなるという問
題点を有している。
本発明の目的は、前記従来技術の問題点を解決し、前
記３段階のアドレス変換過程の一部のアドレス変換過程
を変更し、３段階のアドレス変換をシャドウ変換テーブ
ルを用意すること無く実現し、シャドウ変換テーブルの
作成及び保守のオーバヘッドを除去し、全体の性能を向
上させた仮想計算機システムを提供することにある。
記３段階のアドレス変換過程の一部のアドレス変換過程
を変更し、３段階のアドレス変換をシャドウ変換テーブ
ルを用意すること無く実現し、シャドウ変換テーブルの
作成及び保守のオーバヘッドを除去し、全体の性能を向
上させた仮想計算機システムを提供することにある。
本発明のさらに他の目的は、３段階のアドレス変換過
程の一部のアドレス変換過程を変更し、アドレス変換に
伴うアドレス変換テーブルのアクセス回数の増加を抑
え、アクセス変換テーブルのアクセスに伴うオーバヘッ
ドの増加を抑え、より効率の良い仮想計算機システムを
提供することにある。
程の一部のアドレス変換過程を変更し、アドレス変換に
伴うアドレス変換テーブルのアクセス回数の増加を抑
え、アクセス変換テーブルのアクセスに伴うオーバヘッ
ドの増加を抑え、より効率の良い仮想計算機システムを
提供することにある。
［課題を解決するための手段］ 本発明によれば前記目的は、アドレス変換機能を備え
る仮想計算機システムにおいて、レベル1OSが動作する
実計算機と、前記レベル1OSの制御下で実計算機上に構
築されるレベル２仮想計算機と、該レベル２仮想計算機
上で動作するレベル2OSの制御下でレベル２仮想計算機
上に構築されるレベル３仮想計算機とを備え、さらに、
前記レベル３仮想計算機が生成するレベル３仮想アドレ
スをレベル３絶対アドレスに変換する第１の変換機構
と、求められたレベル３絶対アドレスが、レベル2OSが
用意した第１の主記憶範囲の値に等しいか否か、大きい
か否かをチェックする第１のチェック機構と、第１のチ
ェック機構によるチェックの結果が第１の主記憶範囲の
値より小さい場合、前記レベル３絶対アドレスに対し、
レベル2OSが用意した第１の主記憶起点を加えてレベル
２仮想アドレスを得る第１の加算機構と、求められたレ
ベル２仮想アドレスをレベル２絶対アドレスに変換する
第２の変換機構と、求められたレベル２絶対アドレス
が、レベル1OSが用意した第２の主記憶範囲の値に等し
いか否か、大きいか否かをチェックする第２のチェック
機構と、第２のチェック機構によるチェックの結果が第
２の主記憶範囲の値より小さい場合、前記レベル２絶対
アドレスに対し、レベル1OSが用意した第２の主記憶起
点を加えてレベル１絶対アドレスを求める第２の加算機
構とを備えることにより達成される。
る仮想計算機システムにおいて、レベル1OSが動作する
実計算機と、前記レベル1OSの制御下で実計算機上に構
築されるレベル２仮想計算機と、該レベル２仮想計算機
上で動作するレベル2OSの制御下でレベル２仮想計算機
上に構築されるレベル３仮想計算機とを備え、さらに、
前記レベル３仮想計算機が生成するレベル３仮想アドレ
スをレベル３絶対アドレスに変換する第１の変換機構
と、求められたレベル３絶対アドレスが、レベル2OSが
用意した第１の主記憶範囲の値に等しいか否か、大きい
か否かをチェックする第１のチェック機構と、第１のチ
ェック機構によるチェックの結果が第１の主記憶範囲の
値より小さい場合、前記レベル３絶対アドレスに対し、
レベル2OSが用意した第１の主記憶起点を加えてレベル
２仮想アドレスを得る第１の加算機構と、求められたレ
ベル２仮想アドレスをレベル２絶対アドレスに変換する
第２の変換機構と、求められたレベル２絶対アドレス
が、レベル1OSが用意した第２の主記憶範囲の値に等し
いか否か、大きいか否かをチェックする第２のチェック
機構と、第２のチェック機構によるチェックの結果が第
２の主記憶範囲の値より小さい場合、前記レベル２絶対
アドレスに対し、レベル1OSが用意した第２の主記憶起
点を加えてレベル１絶対アドレスを求める第２の加算機
構とを備えることにより達成される。
［作 用］ 実計算機には、レベル1OSが構築され、その制御の下
にレベル2OSが、さらに、その制御の下にレベル3OSが構
築されている。
にレベル2OSが、さらに、その制御の下にレベル3OSが構
築されている。
まず、レベル3OSで生成されたアドレス変換テーブル
により、レベル３仮想アドレスがアドレス変換を受けレ
ベル３実アドレスが生成される。
により、レベル３仮想アドレスがアドレス変換を受けレ
ベル３実アドレスが生成される。
レベル３実アドレスは、その後レベル3OSで用意され
たプリフィクス値によりプリフィクス変換され、レベル
３絶対アドレスに変換される。
たプリフィクス値によりプリフィクス変換され、レベル
３絶対アドレスに変換される。
レベル３絶対アドレスには、引き続き主記憶起点Ａの
値が加算され、レベル２仮想アドレスが得られる。
値が加算され、レベル２仮想アドレスが得られる。
レベル２仮想アドレスは、その後、レベル2OSにより
用意されているアドレス変換テーブルを用いてアドレス
変換され、レベル２実アドレスとなり、引き続きレベル
2OSにより用意されたプリフィクス値によりプリフィク
ス変換を受けてレベル２絶対アドレスに変換される。
用意されているアドレス変換テーブルを用いてアドレス
変換され、レベル２実アドレスとなり、引き続きレベル
2OSにより用意されたプリフィクス値によりプリフィク
ス変換を受けてレベル２絶対アドレスに変換される。
レベル２絶対アドレスは、その後、レベル1OSによる
アドレス変換を受けるが、このアドレス変換は、単に主
記憶起点Ｂの値をレベル２絶対アドレスに加えるのみの
アドレス変換である。すなわち、レベル２絶対アドレス
は、レベル１仮想アドレスであり、レベル１仮想アドレ
スは、アドレス変換テーブルを使用せずに、主記憶起点
Ｂの値を加えることによってレベル１絶対アドレスに変
換される。
アドレス変換を受けるが、このアドレス変換は、単に主
記憶起点Ｂの値をレベル２絶対アドレスに加えるのみの
アドレス変換である。すなわち、レベル２絶対アドレス
は、レベル１仮想アドレスであり、レベル１仮想アドレ
スは、アドレス変換テーブルを使用せずに、主記憶起点
Ｂの値を加えることによってレベル１絶対アドレスに変
換される。
前述したアドレス変換過程の主記憶起点の加算の時と
同時に、求められた絶対アドレスが、指定された主記憶
の範囲内にあるか否かについてもチェックされる。この
チェックは、仮想計算機のアドレス変換テーブルに誤り
がある場合に、誤った実主記憶領域に対するアクセスが
行われることを防止するために行われる。
同時に、求められた絶対アドレスが、指定された主記憶
の範囲内にあるか否かについてもチェックされる。この
チェックは、仮想計算機のアドレス変換テーブルに誤り
がある場合に、誤った実主記憶領域に対するアクセスが
行われることを防止するために行われる。
前述したように、本発明は、２つ以上の主記憶起点を
別々のアドレス変換過程で使用することにより、また、
レベル1OSにおいてはアドレス変換テーブルを使用しな
いことにより、シャドウ変換テーブルを作成する必要が
無く、さらに、３段階のアドレス変換を行うにも係わら
ず、アドレス変換過程で生ずるアドレス変換テーブルの
アクセス回数を２段階のアドレス変換の場合と同一に抑
えることができる。
別々のアドレス変換過程で使用することにより、また、
レベル1OSにおいてはアドレス変換テーブルを使用しな
いことにより、シャドウ変換テーブルを作成する必要が
無く、さらに、３段階のアドレス変換を行うにも係わら
ず、アドレス変換過程で生ずるアドレス変換テーブルの
アクセス回数を２段階のアドレス変換の場合と同一に抑
えることができる。
［実施例］ 以下、本発明による仮想計算機システムの一実施例を
図面により詳細に説明する。
図面により詳細に説明する。
第１図はアドレス変換過程を説明するフローチャー
ト、第２図は本発明の一実施例における各レベルの主記
憶の相互関係を示す図である。第１図、第２図におい
て、101〜107はアドレス変換過程、201〜203はレベル１
〜レベル３の主記憶である。
ト、第２図は本発明の一実施例における各レベルの主記
憶の相互関係を示す図である。第１図、第２図におい
て、101〜107はアドレス変換過程、201〜203はレベル１
〜レベル３の主記憶である。
仮想計算機システムを構成する各レベルの主記憶の相
互関係を示す第２図において、レベル１の主記憶201
は、実計算機上の実主記憶であり、レベル２の主記憶20
2は、レベル１の主記憶の低位のアドレスに主記憶起点
Ｂを加えた領域から始まり、主記憶範囲XBを持った主記
憶領域が与えられている。すなわち、レベル１の主記憶
201の主記憶領域211は、レベル２の主記憶202として扱
われる。
互関係を示す第２図において、レベル１の主記憶201
は、実計算機上の実主記憶であり、レベル２の主記憶20
2は、レベル１の主記憶の低位のアドレスに主記憶起点
Ｂを加えた領域から始まり、主記憶範囲XBを持った主記
憶領域が与えられている。すなわち、レベル１の主記憶
201の主記憶領域211は、レベル２の主記憶202として扱
われる。
レベル２の主記憶202は、アドレス変換テーブル221を
持ち、レベル２の仮想アドレス空間212を作り出す。レ
ベル３の主記憶203は、レベル２の主記憶のアドレス変
換テーブル221により作成されたレベル２の仮想アドレ
スに、レベル２の主記憶202の主記憶起点Ａを加えた仮
想空間領域から始まり、主記憶範囲XAを持った領域が与
えられる。
持ち、レベル２の仮想アドレス空間212を作り出す。レ
ベル３の主記憶203は、レベル２の主記憶のアドレス変
換テーブル221により作成されたレベル２の仮想アドレ
スに、レベル２の主記憶202の主記憶起点Ａを加えた仮
想空間領域から始まり、主記憶範囲XAを持った領域が与
えられる。
レベル１の主記憶201は、主記憶起点Ｂと主記憶範囲X
Bの値を任意に、かつ、これらの組を複数個設定するこ
とにより、レベル１の主記憶である実主記憶を、複数の
レベル２のゲストに与えることが可能となる。このこと
は、言い換えると、実主記憶資源をレベル２の各仮想計
算機に物理的に分割して割当てることである。同様に、
レベル２の仮想空間は、その仮想空間資源をレベル３の
各仮想計算機に論理的に分割して割当てることができ
る。
Bの値を任意に、かつ、これらの組を複数個設定するこ
とにより、レベル１の主記憶である実主記憶を、複数の
レベル２のゲストに与えることが可能となる。このこと
は、言い換えると、実主記憶資源をレベル２の各仮想計
算機に物理的に分割して割当てることである。同様に、
レベル２の仮想空間は、その仮想空間資源をレベル３の
各仮想計算機に論理的に分割して割当てることができ
る。
一般に、レベル1OSがレベル2OSを仮想計算機として起
動するためには、仮想計算機起動命令であるSIE命令が
使用される。このSIE命令のオペランドアドレスは、状
態記述（以下、SDという）を格納している領域を指し、
このSDには、主記憶起点Ｂを格納するフィールド及び主
記憶範囲XBを指定するフィールドがある。SIE命令及びS
Dの仕様及びその役割等については、前述したIBM社の刊
行物及び米国特許4792895号に記述されている。
動するためには、仮想計算機起動命令であるSIE命令が
使用される。このSIE命令のオペランドアドレスは、状
態記述（以下、SDという）を格納している領域を指し、
このSDには、主記憶起点Ｂを格納するフィールド及び主
記憶範囲XBを指定するフィールドがある。SIE命令及びS
Dの仕様及びその役割等については、前述したIBM社の刊
行物及び米国特許4792895号に記述されている。
仮想計算機システムにおいて、SIE命令によりレベル2
OSの命令処理が開始されると、レベル2OSも、その下で
制御されるレベル3OSを起動するためにSD（以下、仮想S
Dという）を用意してSIE命令（以下、仮想SIE命令とい
う）を発行する。
OSの命令処理が開始されると、レベル2OSも、その下で
制御されるレベル3OSを起動するためにSD（以下、仮想S
Dという）を用意してSIE命令（以下、仮想SIE命令とい
う）を発行する。
レベル2OSが発行するSIE命令、すなわち、仮想SIE命
令は、レベル2OS自身が実ハードウェア資源を管理して
いないので、レベル1OSにインタセプトされ、その制御
がレベル1OSに戻される。
令は、レベル2OS自身が実ハードウェア資源を管理して
いないので、レベル1OSにインタセプトされ、その制御
がレベル1OSに戻される。
レベル1OSは、インタセプトされた原因を調べ、レベ
ル2OSが発行した仮想SIE命令であることを知ると、仮想
SIEのシュミレーションを行う。このシミュレーション
は、レベル2OSが用意した仮想SDとレベル1OS自身が認識
している実ハードウェアの割当て状況とから、レベル3O
S起動用の他のSD（以下、これをシャドウSDという）を
作成し、このシャドウSDをオペランドとするSIE命令を
レベル1OSが発行することにより、あたかもレベル2OSが
仮想SDを用いてSIE命令を発行したかの如く行われる。
ル2OSが発行した仮想SIE命令であることを知ると、仮想
SIEのシュミレーションを行う。このシミュレーション
は、レベル2OSが用意した仮想SDとレベル1OS自身が認識
している実ハードウェアの割当て状況とから、レベル3O
S起動用の他のSD（以下、これをシャドウSDという）を
作成し、このシャドウSDをオペランドとするSIE命令を
レベル1OSが発行することにより、あたかもレベル2OSが
仮想SDを用いてSIE命令を発行したかの如く行われる。
仮想SIE実行用のシャドウSDには、レベル2OSが作成し
た仮想SD内の主記憶起点Ａを格納するフィールドと主記
憶範囲XAを指定するフィールドとがそのままコピーさ
れ、このシャドウSDは、レベル３絶対アドレスからレベ
ル２仮想アドレスへの変換過程において使用される。さ
らに、シャドウSD内には、レベル1OSにより主記憶起点
Ｂの格納フィールドと主記憶範囲XBの格納フィールドと
が、レベル2OSに割当てた実主記憶の値として格納さ
れ、この値は、レベル１仮想アドレスからレベル１絶対
アドレスへのアドレス変換過程で使用される。
た仮想SD内の主記憶起点Ａを格納するフィールドと主記
憶範囲XAを指定するフィールドとがそのままコピーさ
れ、このシャドウSDは、レベル３絶対アドレスからレベ
ル２仮想アドレスへの変換過程において使用される。さ
らに、シャドウSD内には、レベル1OSにより主記憶起点
Ｂの格納フィールドと主記憶範囲XBの格納フィールドと
が、レベル2OSに割当てた実主記憶の値として格納さ
れ、この値は、レベル１仮想アドレスからレベル１絶対
アドレスへのアドレス変換過程で使用される。
シャドウSDに格納されて、実ハードウェアのアドレス
変換動作のパラメータとして使用される主記憶起点Ａの
フィールドの値と主記憶範囲XAのフィールドの値とは、
SIEの機能として従来から存在するものであり、その仕
様の詳細については、前述のIBM社の刊行物に示されて
いる。
変換動作のパラメータとして使用される主記憶起点Ａの
フィールドの値と主記憶範囲XAのフィールドの値とは、
SIEの機能として従来から存在するものであり、その仕
様の詳細については、前述のIBM社の刊行物に示されて
いる。
本発明の実施例においては、さらにSDの情報として別
のパラメータである主記憶起点Ｂのフィールドと主記憶
範囲XBのフィールドを用いて、レベル１仮想アドレスか
らレベル１絶対アドレスを求める機能を新たに実現する
ことができる。
のパラメータである主記憶起点Ｂのフィールドと主記憶
範囲XBのフィールドを用いて、レベル１仮想アドレスか
らレベル１絶対アドレスを求める機能を新たに実現する
ことができる。
次に、第１図に示すフローを参照して、本発明の一実
施例によるアドレス変換手順について説明する。
施例によるアドレス変換手順について説明する。
（１）レベル3OSの仮想空間に対してアドレス付けを行
うレベル３仮想アドレス150は、レベル3OSが用意したア
ドレス変換テーブルを用いてレベル３実アドレス151に
変換される（ステップ101）。
うレベル３仮想アドレス150は、レベル3OSが用意したア
ドレス変換テーブルを用いてレベル３実アドレス151に
変換される（ステップ101）。
（２）求まったレベル３実アドレス151は、レベル3SOが
用意したプリフィクス値を用いてプリフィクス変換さ
れ、レベル３絶対アドレス152に変換される（ステップ1
02）。
用意したプリフィクス値を用いてプリフィクス変換さ
れ、レベル３絶対アドレス152に変換される（ステップ1
02）。
（３）求まったレベル３絶対アドレス152が、主記憶範
囲XAの値に等しいか否か、大きいか否かをチェックし、
もし、等しいか大きければアドレス指定違反のプログラ
ム割込みにより、レベル3OSに報告を行い、チェックの
結果が正しければ、前記レベル３絶対アドレス152に対
し、シャドウSDで指定された主記憶起点Ａを加える。こ
れにより、レベル２仮想アドレス153が得られる（ステ
ップ103）。
囲XAの値に等しいか否か、大きいか否かをチェックし、
もし、等しいか大きければアドレス指定違反のプログラ
ム割込みにより、レベル3OSに報告を行い、チェックの
結果が正しければ、前記レベル３絶対アドレス152に対
し、シャドウSDで指定された主記憶起点Ａを加える。こ
れにより、レベル２仮想アドレス153が得られる（ステ
ップ103）。
（４）レベル２仮想アドレス153は、レベル2OSが用意し
たアドレス変換テーブルを用いて、アドレス変換され、
レベル２実アドレス154に変換される（ステップ104）。
たアドレス変換テーブルを用いて、アドレス変換され、
レベル２実アドレス154に変換される（ステップ104）。
（５）ステップ104の操作で求められたレベル２実アド
レス154は、レベル2OSが用意したプリフィックス値を用
いてプリフィクス変換を受け、レベル２絶対アドレス、
すなわち、レベル１仮想アドレス155に変換される（ス
テップ105）。
レス154は、レベル2OSが用意したプリフィックス値を用
いてプリフィクス変換を受け、レベル２絶対アドレス、
すなわち、レベル１仮想アドレス155に変換される（ス
テップ105）。
（６）レベル１仮想アドレス155は、シャドウSD内に指
定されている主記憶範囲XBと比較される。レベル１仮想
アドレス155が主記憶範囲XBより大きいか等しければ、
レベル2OSに対してアドレス指定違反のプログラム割込
みによる報告が行われる。そうで無い場合、前記レベル
１仮想アドレス155に、シャドウSD内に指定されている
主記憶起点Ｂを加えてレベル１絶対アドレス156を得る
（ステップ106）。
定されている主記憶範囲XBと比較される。レベル１仮想
アドレス155が主記憶範囲XBより大きいか等しければ、
レベル2OSに対してアドレス指定違反のプログラム割込
みによる報告が行われる。そうで無い場合、前記レベル
１仮想アドレス155に、シャドウSD内に指定されている
主記憶起点Ｂを加えてレベル１絶対アドレス156を得る
（ステップ106）。
実主記憶は、このレベル１絶対アドレス156によりア
クセスされる。
クセスされる。
前述したアドレス変換により求められたレベル１絶対
アドレス156は、処理装置内のアドレス変換バッファ
（以下、TLBという）に、レベル３仮想アドレス150との
対として、レベル3OSの仮想計算機IDを添えて登録さ
れ、以後、同一ページ内の主記憶アクセスを行う場合に
は、前述のアドレス変換を行わず、前記TLB内の変換対
を用いてレベル１絶対アドレスを求めることができる。
アドレス156は、処理装置内のアドレス変換バッファ
（以下、TLBという）に、レベル３仮想アドレス150との
対として、レベル3OSの仮想計算機IDを添えて登録さ
れ、以後、同一ページ内の主記憶アクセスを行う場合に
は、前述のアドレス変換を行わず、前記TLB内の変換対
を用いてレベル１絶対アドレスを求めることができる。
前述により説明した実施例は、レベル2OSであるVMCP
が、その仮想アドレス空間にレベル3OSの主記憶を割り
当てるいわゆるページ可能主記憶モード時のアドレス変
換手順の例であるが、レベル2OSがレベル3OSの主記憶割
当てに優先主記憶モードを割当てる場合には、レベル３
絶対アドレス152が何の操作も受けることなく、レベル
１仮想アドレス155として扱われる。
が、その仮想アドレス空間にレベル3OSの主記憶を割り
当てるいわゆるページ可能主記憶モード時のアドレス変
換手順の例であるが、レベル2OSがレベル3OSの主記憶割
当てに優先主記憶モードを割当てる場合には、レベル３
絶対アドレス152が何の操作も受けることなく、レベル
１仮想アドレス155として扱われる。
なお、ページ可能主記憶モード及び優先主記憶モード
の仕様及び機能については、前述した刊行物に詳細に記
述されている。
の仕様及び機能については、前述した刊行物に詳細に記
述されている。
前述した本発明の一実施例によるアドレス変換過程の
うち、第１図に示すステップ106は、主記憶範囲XBのチ
ェックと主記憶起点Ｂの加算処理の簡単なアドレス変換
過程ではあるが、このステップを削除して同様の機能を
実現しようとすると、ステップ105におけるレベル2OSで
用意したアドレス変換テーブルと主記憶範囲XB及び主記
憶起点Ｂの情報からレベル2OSのアドレス変換テーブル
の代替として、レベル1OSがシャドウ変換テーブルを作
成する必要がある。すなわち、このステップ106は、簡
単なアドレス変換過程ではあるが本発明においては重要
な役割をになっている。
うち、第１図に示すステップ106は、主記憶範囲XBのチ
ェックと主記憶起点Ｂの加算処理の簡単なアドレス変換
過程ではあるが、このステップを削除して同様の機能を
実現しようとすると、ステップ105におけるレベル2OSで
用意したアドレス変換テーブルと主記憶範囲XB及び主記
憶起点Ｂの情報からレベル2OSのアドレス変換テーブル
の代替として、レベル1OSがシャドウ変換テーブルを作
成する必要がある。すなわち、このステップ106は、簡
単なアドレス変換過程ではあるが本発明においては重要
な役割をになっている。
前述した本発明の実施例によれば、前述により説明し
た処理構成及び手順により、以下に記すような効果が得
ることができる。
た処理構成及び手順により、以下に記すような効果が得
ることができる。
（１）複数の主記憶起点情報と主記憶範囲情報とを、仮
想計算機を起動する時点でハードウェアのアドレス変換
機能に渡すことにより、アドレス変換テーブルのアクセ
ス回数を増やすこと無く、３段階以上のアドレス変換を
行うことのできる仮想計算機システムを提供することが
できる。
想計算機を起動する時点でハードウェアのアドレス変換
機能に渡すことにより、アドレス変換テーブルのアクセ
ス回数を増やすこと無く、３段階以上のアドレス変換を
行うことのできる仮想計算機システムを提供することが
できる。
（２）複数の主記憶起点情報と主記憶範囲情報とを、仮
想計算機を起動する時点でハードウェアのアドレス変換
機能に渡すことにより、アドレス変換過程でのそれぞれ
のレベルに合致した前記情報を用いたアドレス変換によ
って、より効率の良いアドレス変換機能を持つ仮想計算
機システムを提供することができる。
想計算機を起動する時点でハードウェアのアドレス変換
機能に渡すことにより、アドレス変換過程でのそれぞれ
のレベルに合致した前記情報を用いたアドレス変換によ
って、より効率の良いアドレス変換機能を持つ仮想計算
機システムを提供することができる。
（３）アドレス変換過程の１つのレベルにアドレス変換
テーブルを用いない変換過程が設けられているので、シ
ャドウ変換テーブルを作成すること無く３段階以上のア
ドレス変換を実現し、シャドウテーブル作成及び保守の
オーバヘッドを除去することのできる、より効率の良い
仮想計算機システムを提供することができる。
テーブルを用いない変換過程が設けられているので、シ
ャドウ変換テーブルを作成すること無く３段階以上のア
ドレス変換を実現し、シャドウテーブル作成及び保守の
オーバヘッドを除去することのできる、より効率の良い
仮想計算機システムを提供することができる。
［発明の効果］ 以上説明したように本発明によれば、３段階のアドレ
ス変換をシャドウ変換テーブルを用意すること無く実現
し、シャドウ変換テーブルの作成及び保守のオーバヘッ
ドを除去し、アドレス変換テーブルのアクセス回数の増
加を抑え、全体の性能を向上させた仮想計算機システム
を提供することができる。
ス変換をシャドウ変換テーブルを用意すること無く実現
し、シャドウ変換テーブルの作成及び保守のオーバヘッ
ドを除去し、アドレス変換テーブルのアクセス回数の増
加を抑え、全体の性能を向上させた仮想計算機システム
を提供することができる。
第１図はアドレス変換過程を説明するフローチャート、
第２図は本発明の一実施例における各レベルの主記憶の
相互関係を示す図である。 101〜107……アドレス変換過程、201……レベル１主記
憶、202……レベル２主記憶、203……レベル３主記憶。
第２図は本発明の一実施例における各レベルの主記憶の
相互関係を示す図である。 101〜107……アドレス変換過程、201……レベル１主記
憶、202……レベル２主記憶、203……レベル３主記憶。
Claims (1)
- 【請求項１】アドレス変換機能を備える仮想計算機シス
テムにおいて、レベル1OSが動作する実計算機と、前記
レベル1OSの制御下で実計算機上に構築されるレベル２
仮想計算機と、該レベル２仮想計算機上で動作するレベ
ル2OSの制御下でレベル２仮想計算機上に構築されるレ
ベル３仮想計算機とを備え、さらに、 前記レベル３仮想計算機が生成するレベル３仮想アドレ
スをレベル３絶対アドレスに変換する第１の変換機構
と、 求められたレベル３絶対アドレスが、レベル2OSが用意
した第１の主記憶範囲の値に等しいか否か、大きいか否
かをチェックする第１のチェック機構と、 第１のチェック機構によるチェックの結果が第１の主記
憶範囲の値より小さい場合、前記レベル３絶対アドレス
に対し、レベル2OSが用意した第１の主記憶起点を加え
てレベル２仮想アドレスを得る第１の加算機構と、 求められたレベル２仮想アドレスをレベル２絶対アドレ
スに変換する第２の変換機構と、 求められたレベル２絶対アドレスが、レベル1OSが用意
した第２の主記憶範囲の値に等しいか否か、大きいか否
かをチェックする第２のチェック機構と、 第２のチェック機構によるチェックの結果が第２の主記
憶範囲の値より小さい場合、前記レベル２絶対アドレス
に対し、レベル1OSが用意した第２の主記憶起点を加え
てレベル１絶対アドレスを求める第２の加算機構とを備
えることを特徴とする仮想計算機システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199042A JP2839201B2 (ja) | 1990-07-30 | 1990-07-30 | 仮想計算機システム |
| US07/736,022 US5390309A (en) | 1990-07-30 | 1991-07-25 | Virtual address translation in three level virtual machine |
| DE4125194A DE4125194C2 (de) | 1990-07-30 | 1991-07-30 | Virtuelles Maschinensystem und Verfahren zur Steuerung dieses virtuellen Maschinensystems |
| US08/329,649 US5530820A (en) | 1990-07-03 | 1994-10-25 | Virtual machine and method for controlling the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199042A JP2839201B2 (ja) | 1990-07-30 | 1990-07-30 | 仮想計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0485642A JPH0485642A (ja) | 1992-03-18 |
| JP2839201B2 true JP2839201B2 (ja) | 1998-12-16 |
Family
ID=16401150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199042A Expired - Lifetime JP2839201B2 (ja) | 1990-07-03 | 1990-07-30 | 仮想計算機システム |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5390309A (ja) |
| JP (1) | JP2839201B2 (ja) |
| DE (1) | DE4125194C2 (ja) |
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| US5692193A (en) * | 1994-03-31 | 1997-11-25 | Nec Research Institute, Inc. | Software architecture for control of highly parallel computer systems |
| US5678047A (en) * | 1995-05-22 | 1997-10-14 | Bull Hn Information Systems Inc. | Automatically invoked operating system translator |
| DE19717102A1 (de) * | 1997-04-23 | 1998-10-29 | Siemens Nixdorf Inf Syst | Verfahren zur Übertragung eines Betriebssystems in Datenverarbeitungsanlagen |
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1990
- 1990-07-30 JP JP2199042A patent/JP2839201B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-25 US US07/736,022 patent/US5390309A/en not_active Expired - Lifetime
- 1991-07-30 DE DE4125194A patent/DE4125194C2/de not_active Expired - Lifetime
-
1994
- 1994-10-25 US US08/329,649 patent/US5530820A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| US5390309A (en) | 1995-02-14 |
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| US5530820A (en) | 1996-06-25 |
| DE4125194A1 (de) | 1992-02-27 |
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