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JP2828181B2 - Capacitive element - Google Patents

Capacitive element

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JP2828181B2
JP2828181B2 JP3243063A JP24306391A JP2828181B2 JP 2828181 B2 JP2828181 B2 JP 2828181B2 JP 3243063 A JP3243063 A JP 3243063A JP 24306391 A JP24306391 A JP 24306391A JP 2828181 B2 JP2828181 B2 JP 2828181B2
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Japan
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film
capacitor
lower electrode
semiconductor layer
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啓一郎 清水
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Matsushita Electric Industrial Co Ltd
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  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、電圧依存性の極めて小
さい容量素子の構造に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a capacitance element having extremely small voltage dependency.

【0002】[0002]

【従来の技術】近年、映像信号処理用LSIや高精度の
A/Dコンバータ等のアナログLSIや、アナログ・デ
ジタルLSIに内蔵するフィルタ素子の精度を向上する
ために、高精度で電圧依存性の小さい容量素子が望まれ
ている。
2. Description of the Related Art In recent years, in order to improve the accuracy of analog LSIs such as video signal processing LSIs and high-precision A / D converters, and filter elements incorporated in analog-digital LSIs, high-precision and voltage-dependent A small capacitor is desired.

【0003】従来、このような容量素子としては下部電
極として高濃度拡散層や高濃度多結晶シリコン膜、上部
電極としては高濃度多結晶シリコン膜やアルミニウム膜
等の金属膜を用いたものが使用されてきた。
Heretofore, as such a capacitor, a device using a high-concentration diffusion layer or a high-concentration polycrystalline silicon film as a lower electrode, and using a metal film such as a high-concentration polycrystalline silicon film or an aluminum film as an upper electrode has been used. It has been.

【0004】以下、その構成について図5を参照しなが
ら説明する。図5は、従来の容量素子の断面構造図であ
り、シリコン酸化膜1上にN+型多結晶シリコン膜2を
選択的に形成し、その上に層間絶縁膜3を形成する。次
に、フォトレジストを用いて前記層間絶縁膜3のうち容
量形成部分を選択的にエッチング除去した後、容量絶縁
膜としてシリコン窒化膜4を成長する。次に、前記層間
絶縁膜3及びシリコン窒化膜4をフォトレジストを用い
て選択的にエッチング開孔した後、アルミニウム膜を成
長しフォトレジストでパターニングして容量の上部電極
5及び下部電極6を形成する。このようにして、N+
多結晶シリコン膜,シリコン窒化膜,アルミニウム膜か
らなる容量素子が形成される。
Hereinafter, the configuration will be described with reference to FIG. FIG. 5 is a sectional structural view of a conventional capacitive element. An N + -type polycrystalline silicon film 2 is selectively formed on a silicon oxide film 1 and an interlayer insulating film 3 is formed thereon. Next, a portion of the interlayer insulating film 3 where a capacitor is to be formed is selectively removed by etching using a photoresist, and then a silicon nitride film 4 is grown as a capacitor insulating film. Next, after selectively etching and opening the interlayer insulating film 3 and the silicon nitride film 4 using a photoresist, an aluminum film is grown and patterned with the photoresist to form an upper electrode 5 and a lower electrode 6 of a capacitor. I do. In this way, a capacitive element composed of an N + type polycrystalline silicon film, a silicon nitride film, and an aluminum film is formed.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、かかる
容量素子では、容量下部電極としてN+型多結晶シリコ
ン膜2を使用しているため、上部電極5に対して下部電
極が正の電圧関係になった場合には、N+型多結晶シリ
コン膜2のシリコン窒化膜4側の表面に空乏層が形成さ
れ、容量値が減少する。反対にこの位置にP+型多結晶
シリコン膜を使用すると容量下部電極が負の電圧関係に
なった場合に、P+型多結晶シリコン膜の表面に空乏層
が形成され、容量値が減少する。
However, in such a capacitive element, since the N + -type polycrystalline silicon film 2 is used as the capacitive lower electrode, the lower electrode has a positive voltage relationship with respect to the upper electrode 5. In this case, a depletion layer is formed on the surface of the N + -type polycrystalline silicon film 2 on the silicon nitride film 4 side, and the capacitance value decreases. Conversely, if a P + -type polycrystalline silicon film is used at this position, a depletion layer is formed on the surface of the P + -type polycrystalline silicon film when the capacitance lower electrode has a negative voltage relationship, and the capacitance value decreases. .

【0006】従って、従来の構造を持つ容量素子を用い
てフィルタを構成した場合には、容量値が電圧によって
変化するため、信号に歪が発生し高精度のアナログ信号
処理回路やA/Dコンバータ等には使用出来ないという
欠点を有していた。
Therefore, when a filter is formed using a capacitor having a conventional structure, the capacitance changes with the voltage, so that the signal is distorted and a high-precision analog signal processing circuit or A / D converter is formed. However, it has a drawback that it cannot be used.

【0007】本発明は、上記従来の課題を解決するもの
で、容量値の電圧依存性を極めて小さい容量素子を提供
することを目的とする。
An object of the present invention is to solve the above-mentioned conventional problems, and an object of the present invention is to provide a capacitance element whose capacitance value has extremely small voltage dependency.

【0008】[0008]

【課題を解決するための手段】この目的を達成するため
に、本発明は同一面内にN型半導体層領域とP型半導体
層領域を有する下層半導体層と、前記下層半導体層上に
形成された単層或いは積層からなる容量絶縁膜と、前記
容量絶縁膜上に形成された金属薄膜からなる上部電極
と、前記N型半導体層領域に接続された第1下部電極
と、前記P型半導体層領域に接続された第2下部電極と
を備え、 前記第1下部電極と前記第2下部電極が同電位
なるように電気的に接続されている構成を有している。
In order to achieve this object, the present invention provides an N type semiconductor layer region and a P type semiconductor in the same plane.
A lower semiconductor layer having a layer region ; and
A capacitor insulating film formed of a single layer or a laminate ,
Upper electrode made of metal thin film formed on capacitive insulating film
And a first lower electrode connected to the N-type semiconductor layer region
A second lower electrode connected to the P-type semiconductor layer region;
Wherein the first lower electrode and the second lower electrode is the same potential
And electrically connected to each other.

【0009】[0009]

【作用】本発明は前述した構成により、下部容量電極で
ある下層半導体層が、N型半導体とP型半導体とで形成
されているため容量に印加する電圧に対する容量値の電
圧依存性が相反する。この相反する電圧依存性を持つ容
量素子を並列接続することによって互いの電圧依存性を
打ち消す。
According to the present invention, since the lower semiconductor layer, which is the lower capacitor electrode, is made of an N-type semiconductor and a P-type semiconductor, the voltage dependency of the capacitance value with respect to the voltage applied to the capacitor is contradictory. . By mutually connecting the capacitance elements having the opposite voltage dependencies in parallel, the mutual voltage dependency is canceled.

【0010】[0010]

【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0011】図1は本発明の第1の実施例における容量
素子の断面構造図を示すものである。シリコン酸化膜1
上に厚さ約400nmの多結晶シリコン膜を成長し、フォ
トレジストを用いて容量下部電極をパターン形成する。
次に、フォトレジストをマスクにしてN型不純物として
As等を1×1016cm-2、P型不純物としてB等を1×
1016cm-2各々イオン注入した後、不活性ガス中で熱処
理をしてN+型多結晶シリコン膜8及びP+型多結晶シリ
コン膜9を形成する。次に、厚さ約500nmのシリコン
酸化膜等の層間絶縁膜3を成長した後、フォトレジスト
をマスクに前記層間絶縁膜3のうち容量形成部分をエッ
チング開孔する。更に、容量絶縁膜として厚さ約50nm
のシリコン窒化膜4を成長する。次にフォトレジストを
マスクに前記層間絶縁膜3を選択的にエッチングし下部
電極のコンタクト孔を開孔した後、厚さ約1μmのアル
ミニウム膜を成長する。最後にフォトレジストをマスク
に前記アルミニウム膜を選択的にエッチングして上部電
極5、第1下部電極6及び第2下部電極7を形成する。
この第1下部電極6と第2下部電極7は電気的に接続し
て使用する。
FIG. 1 is a sectional structural view of a capacitive element according to a first embodiment of the present invention. Silicon oxide film 1
A polycrystalline silicon film having a thickness of about 400 nm is grown thereon, and a capacitor lower electrode is patterned using a photoresist.
Next, 1 × 10 16 cm −2 of As or the like is used as an N-type impurity using a photoresist as a mask, and 1 × 10 16 cm −2 is used as a P-type impurity.
After each ion implantation at 10 16 cm -2 , a heat treatment is performed in an inert gas to form an N + -type polycrystalline silicon film 8 and a P + -type polycrystalline silicon film 9. Next, after an interlayer insulating film 3 such as a silicon oxide film having a thickness of about 500 nm is grown, a portion of the interlayer insulating film 3 where a capacitance is to be formed is opened by etching using a photoresist as a mask. Furthermore, the thickness of the capacitor insulating film is about 50 nm.
Is grown. Next, the interlayer insulating film 3 is selectively etched using a photoresist as a mask to open a contact hole for a lower electrode, and then an aluminum film having a thickness of about 1 μm is grown. Finally, the aluminum film is selectively etched using a photoresist as a mask to form an upper electrode 5, a first lower electrode 6, and a second lower electrode 7.
The first lower electrode 6 and the second lower electrode 7 are electrically connected for use.

【0012】図2は本発明の第1の実施例における容量
素子の等価回路図を示したものである。CN21はN+
多結晶シリコン膜8,シリコン窒化膜4及び上部電極5
で構成される容量素子であり、CP22はP+型多結晶シ
リコン膜9,シリコン窒化膜4及び上部電極5で構成さ
れる容量素子である。本発明の容量素子は前記容量素子
N21とCP22の並列容量となっている。23はCN
21とCP22の並列容量の上部電極5に対応する端
子、24は第1下部電極6と第2下部電極7に対応する
端子である。
FIG. 2 is an equivalent circuit diagram of the capacitive element according to the first embodiment of the present invention. C N 21 is an N + type polycrystalline silicon film 8, a silicon nitride film 4 and an upper electrode 5.
And C P 22 is a capacitance element composed of the P + type polycrystalline silicon film 9, the silicon nitride film 4 and the upper electrode 5. The capacitance element of the present invention is a parallel capacitance of the capacitance elements C N21 and C P22 . 23 is C N
A terminal corresponding to the upper electrode 5 of the parallel capacitance of 21 and CP 22, and a terminal 24 corresponding to the first lower electrode 6 and the second lower electrode 7.

【0013】図3はN+型多結晶シリコン膜8,P+型多
結晶シリコン膜9の不純物濃度を等しいとした場合の、
容量素子CN21と容量素子CP22の各々の容量値の電
圧依存性を示したものである。図中、Cmaxは最大容量
値でCN21或はCP22を平行平板容量としたときの単
位面積容量値であり、Cminは最小容量値でN+型多結晶
シリコン膜8及びP+型多結晶シリコン膜9のシリコン
窒化膜4側表面にチャネルが形成されたときの単位面積
容量値である。このCminは次の(数1)で表現出来
る。
FIG. 3 shows the case where the impurity concentrations of the N + type polycrystalline silicon film 8 and the P + type polycrystalline silicon film 9 are equal.
Shows the voltage dependence of each of the capacitance value of the capacitor C N 21 and the capacitive element C P 22. In the figure, C max is the maximum capacitance value and the unit area capacitance value when C N 21 or C P 22 is a parallel plate capacitance, and C min is the minimum capacitance value and the N + -type polysilicon film 8 and P This is a unit area capacitance value when a channel is formed on the surface of the + type polycrystalline silicon film 9 on the silicon nitride film 4 side. This C min can be expressed by the following (Equation 1).

【0014】[0014]

【数1】 (Equation 1)

【0015】本実施例の多結晶シリコン膜形成条件では
多結晶シリコン膜の不純物濃度NB=2.5×1020cm
-3となるのでCmax=1.38×10-7(F/cm2)、C
min=1.34×10-7(F/cm-2)となる。また容量
値の電圧依存性は次の(数2)の空乏近似式で表現する
ことが出来る。
Under the conditions for forming the polycrystalline silicon film of this embodiment, the impurity concentration N B of the polycrystalline silicon film is 2.5 × 10 20 cm.
-3 , so C max = 1.38 × 10 -7 (F / cm 2 ), C
min = 1.34 × 10 −7 (F / cm −2 ). Further, the voltage dependence of the capacitance value can be expressed by the following depletion approximation formula (Equation 2).

【0016】[0016]

【数2】 (Equation 2)

【0017】N+型多結晶シリコン膜8を下部電極とす
る容量CN21では上部電極5の印加電圧Vを、N+型多
結晶シリコン膜8に対して正の方向に増加させると、容
量値は増加し、負の方向に増加させると反対に減少す
る。一方、P+型多結晶シリコン膜9を容量下部電極と
する容量CP22では、容量CN21と反対の電圧依存性
を持つ。本実施例の数値を用いるとCN21及びCP22
の容量値の平均電圧変化率△C/Cは共に等しく約50
0ppm/Vとなる。31,32は容量CN21とC P22
の容量電圧曲線であり、33はCN21とCP22の並列
容量CTの容量電圧曲線である。前述した理由によっ
て、CN21とCP22は相反する電圧依存性を有するた
め両者を並列接続したCTの容量電圧曲線33は電圧依
存性を持たなくなる。
N+Type polycrystalline silicon film 8 is used as a lower electrode.
Capacity CN21, the applied voltage V of the upper electrode 5 is set to N+Type
When increasing in the positive direction with respect to the crystalline silicon film 8,
The quantity value increases and decreases in the negative direction.
You. On the other hand, P+Type polycrystalline silicon film 9 is used as a capacitor lower electrode.
Capacity CP22, the capacity CNVoltage dependence opposite to 21
have. Using the numerical values of the present embodiment,N21 and CP22
And the average voltage change rate ΔC / C of the capacitance values is approximately 50
It becomes 0 ppm / V. 31 and 32 are capacity CN21 and C P22
And 33 is the capacitance-voltage curve ofN21 and CP22 parallel
Capacity CT5 is a capacitance-voltage curve of FIG. For the reasons mentioned above,
And CN21 and CP22 has opposite voltage dependency
C in which both are connected in parallelTThe capacitance-voltage curve 33 of FIG.
No longer exist.

【0018】以上のように本実施例によれば、容量の一
方の電極である多結晶シリコン膜をN+型多結晶シリコ
ン膜8とP+型多結晶シリコン膜9で構成し、互いに反
対の電圧依存性を持つ容量素子の並列接続とすることに
よって、互いの電圧依存性を打ち消すことが出来、極め
て電圧依存性の小さい容量素子を実現することが出来
る。
As described above, according to the present embodiment, the polycrystalline silicon film, which is one electrode of the capacitor, is composed of the N + type polycrystalline silicon film 8 and the P + type polycrystalline silicon film 9, and is opposite to each other. By connecting capacitor elements having voltage dependency in parallel, mutual voltage dependency can be canceled out, and a capacitor element with extremely low voltage dependency can be realized.

【0019】図4は本発明の第2の実施例を示す容量素
子の断面構造図である。N型シリコン基板41に、フォ
トレジストをマスクにN型不純物としてAs等を5×1
15cm-2、P型不純物としてB等を5×1015cm-2イオ
ン注入した後、1000℃で約60分程度酸化してN+
型拡散層42,P+型拡散層43及び厚さ約500nmの
シリコン酸化膜44を形成する。次に、フォトレジスト
をマスクにシリコン酸化膜44を選択的にエッチング開
孔し、容量絶縁膜として厚さ約50nmのシリコン窒化膜
45を成長する。次に、フォトレジストをマスクに前記
シリコン酸化膜44とシリコン窒化膜45を選択的にエ
ッチングして下部電極のコンタクト孔を開孔し、厚さ約
1μmのアルミニウム膜を成長する。次に、このアルミ
ニウム膜を選択的にエッチングして上部電極46,第1
下部電極47及び第2下部電極48を形成する。図1の
構成と異なるのは容量の一方の電極として、多結晶シリ
コン膜の代わりに拡散層とした点である。第2の実施例
は第1の実施例と同様の動作をする。
FIG. 4 is a sectional structural view of a capacitor according to a second embodiment of the present invention. 5 × 1 As or the like is deposited on an N-type silicon substrate 41 as an N-type impurity using a photoresist as a mask.
After implanting 5 × 10 15 cm −2 ions of B and the like as a P-type impurity at 0 15 cm −2 and oxidizing it at 1000 ° C. for about 60 minutes, N +
A type diffusion layer 42, a P + type diffusion layer 43 and a silicon oxide film 44 having a thickness of about 500 nm are formed. Next, the silicon oxide film 44 is selectively opened by etching using a photoresist as a mask, and a silicon nitride film 45 having a thickness of about 50 nm is grown as a capacitance insulating film. Next, the silicon oxide film 44 and the silicon nitride film 45 are selectively etched using a photoresist as a mask to open a contact hole of a lower electrode, and an aluminum film having a thickness of about 1 μm is grown. Next, this aluminum film is selectively etched to form the upper electrode 46, the first electrode.
A lower electrode 47 and a second lower electrode 48 are formed. The difference from the configuration of FIG. 1 is that a diffusion layer is used instead of the polycrystalline silicon film as one electrode of the capacitor. The second embodiment operates in the same manner as the first embodiment.

【0020】尚、下層半導体層のN型,P型の不純物濃
度が異なる場合にはN型及びP型半導体層領域の面積比
を調整することによって、電圧依存性を打ち消すことが
出来る。第1の実施例では下部電極材料としてN+型多
結晶シリコン膜8,P+型多結晶シリコン膜9を用いた
が各々N+型アモルファスシリコン膜,P+型アモルファ
スシリコン膜としてもよい。第2の実施例ではN型シリ
コン基板41を用いているが、P型シリコン基板として
もよい。更に、アルミニウム膜の代わりに金属シリサイ
ド膜や高融点金属を使用出来ることは言うまでもない。
When the N-type and P-type impurity concentrations of the lower semiconductor layer are different, the voltage dependency can be canceled by adjusting the area ratio of the N-type and P-type semiconductor layer regions. In the first embodiment, the N + -type polycrystalline silicon film 8 and the P + -type polycrystalline silicon film 9 are used as the lower electrode material, but they may be an N + -type amorphous silicon film and a P + -type amorphous silicon film, respectively. Although the N-type silicon substrate 41 is used in the second embodiment, a P-type silicon substrate may be used. Further, it goes without saying that a metal silicide film or a high melting point metal can be used instead of the aluminum film.

【0021】[0021]

【発明の効果】以上の実施例から明らかなように、本発
明によれば相反する電圧依存性を持つ容量素子を並列接
続して互いの電圧依存性を打ち消しているので、極めて
電圧依存性の小さい容量素子が実現でき、フィルタ等で
発生する歪を大幅に低減出来る効果がある。
As is apparent from the above embodiments, according to the present invention, since the capacitance elements having the opposite voltage dependencies are connected in parallel to cancel each other's voltage dependence, the voltage dependence is extremely low. There is an effect that a small capacitance element can be realized, and distortion generated in a filter or the like can be significantly reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施例による容量素子の断面構
造図
FIG. 1 is a sectional structural view of a capacitive element according to a first embodiment of the present invention;

【図2】本発明の第1の実施例による容量素子の等価回
路図
FIG. 2 is an equivalent circuit diagram of the capacitive element according to the first embodiment of the present invention.

【図3】本発明の第1の実施例による容量素子の容量値
の電圧依存性を示す図
FIG. 3 is a diagram showing the voltage dependence of the capacitance value of the capacitance element according to the first embodiment of the present invention.

【図4】本発明の第2の実施例による容量素子の断面構
造図
FIG. 4 is a sectional structural view of a capacitive element according to a second embodiment of the present invention;

【図5】従来の容量素子の断面構造図FIG. 5 is a sectional structural view of a conventional capacitive element.

【符号の説明】[Explanation of symbols]

4 シリコン窒化膜 5 上部電極 6 第1下部電極 7 第2下部電極 8 N+型多結晶シリコン膜 9 P+型多結晶シリコン膜 42 N+型拡散層 43 P+型拡散層 45 シリコン窒化膜 46 上部電極 47 第1下部電極 48 第2下部電極Reference Signs List 4 silicon nitride film 5 upper electrode 6 first lower electrode 7 second lower electrode 8 N + type polycrystalline silicon film 9 P + type polycrystalline silicon film 42 N + type diffusion layer 43 P + type diffusion layer 45 silicon nitride film 46 Upper electrode 47 First lower electrode 48 Second lower electrode

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 同一面内にN型半導体層領域とP型半導
体層領域を有する下層半導体層と、前記下層半導体層上
形成された単層或いは積層からなる容量絶縁膜と、前
記容量絶縁膜上に形成された金属薄膜からなる上部電極
と、前記N型半導体層領域に接続された第1下部電極
と、前記P型半導体層領域に接続された第2下部電極と
を備え、 前記第1下部電極と前記第2下部電極が同電位になるよ
うに電気的に接続されていることを 特徴とする容量素
子。
1. An N-type semiconductor layer region and a P-type semiconductor in the same plane.
A lower semiconductor layer having a body-layer region, a capacitor insulating film composed of a single layer or a laminated formed on the lower semiconductor layer, before
Upper electrode consisting of a metal thin film formed on the capacitor insulating film
And a first lower electrode connected to the N-type semiconductor layer region
A second lower electrode connected to the P-type semiconductor layer region;
Wherein the first lower electrode and the second lower electrode is the same potential
A capacitor element electrically connected as described above .
【請求項2】 前記N型半導体層領域と前記上部電極と
その間の前記容量絶縁膜とで構成される第1の容量素子
と、前記P型半導体層領域と前記上部電極とその間の前
記容量絶縁膜とで構成される第2の容量素子とからなる
並列容量素子を構成していることを特徴とする請求項1
記載の容量素子。
2. A first capacitor comprising the N-type semiconductor layer region, the upper electrode, and the capacitor insulating film therebetween, and the capacitor insulator between the P-type semiconductor layer region, the upper electrode, and the capacitor. 2. A parallel capacitance element comprising a second capacitance element comprising a film and a second capacitance element.
The capacitive element described in the above.
【請求項3】 前記上部電極が、アルミニウム膜、金属
シリサイド膜、あるいは、高融点金属の中のいずれか1
つの金属薄膜からなることを特徴とする請求項1又は2
に記載の容量素子。
3. The method according to claim 1, wherein the upper electrode is made of one of an aluminum film, a metal silicide film, and a refractory metal.
3. The method according to claim 1, wherein the metal film comprises two metal thin films.
4. The capacitive element according to 1.
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