JP2822361B2 - 高耐圧アモルファスシリコン薄膜トランジスタ - Google Patents
高耐圧アモルファスシリコン薄膜トランジスタInfo
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- Thin Film Transistor (AREA)
Description
【０００１】
【利用分野】本発明は、高電圧ラインからの影響を除去
するために高耐圧ＴＦＴをシールドした高耐圧アモルフ
ァスシリコン薄膜トランジスタに関する。
するために高耐圧ＴＦＴをシールドした高耐圧アモルフ
ァスシリコン薄膜トランジスタに関する。
【０００２】
【従来技術】近年、アモルファスシリコン（ａ−Ｓｉ）
を使用した大面積デバイスの研究開発が盛んであるが、
高耐圧アモルファスシリコン薄膜トランジスタ（ａ−Ｓ
ｉ：ＨＶＴＦＴ）はゲート電極に対してドレイン電極を
オフセットすることにより、低電圧信号によって数１０
０Ｖのドレイン電圧を制御できるという特徴を有してい
る。これをインバータ回路構成にしてガラス基板上に多
数配列してアレイ化（高耐圧ＴＦＴアレイ）することに
より、例えば静電プロッタのプリントヘッドとして用い
れば、従来にない低コスト化、コンパクト化（高密度
化）及長尺化が可能となる。これについては、Hsing C.
Tuan による「Novel a-Si:H thin film high voltage
transistor」 Proceedings of Material Research Soci
ety Symposium,70, (1986), 651により公知である。
を使用した大面積デバイスの研究開発が盛んであるが、
高耐圧アモルファスシリコン薄膜トランジスタ（ａ−Ｓ
ｉ：ＨＶＴＦＴ）はゲート電極に対してドレイン電極を
オフセットすることにより、低電圧信号によって数１０
０Ｖのドレイン電圧を制御できるという特徴を有してい
る。これをインバータ回路構成にしてガラス基板上に多
数配列してアレイ化（高耐圧ＴＦＴアレイ）することに
より、例えば静電プロッタのプリントヘッドとして用い
れば、従来にない低コスト化、コンパクト化（高密度
化）及長尺化が可能となる。これについては、Hsing C.
Tuan による「Novel a-Si:H thin film high voltage
transistor」 Proceedings of Material Research Soci
ety Symposium,70, (1986), 651により公知である。
【０００３】図６を参照して、基本単位であるＨＶＴＦ
Ｔの断面構成について説明する。まずガラス基板１０１
上にＣｒから成るゲート電極１０２を形成する。次にプ
ラズマＣＶＤ法によってゲート絶縁膜（ＳｉＮｘ）１０
３、真性ａ−Ｓｉ（ｉ−ａ−Ｓｉ）１０４、チャネル保
護膜（ＳｉＮｘ）１０５を連続して堆積する。続いてチ
ャネル保護膜１０５をエッチングし、パターニングした
後、ソース、ドレイン電極としてｎ+ −ａ−Ｓｉ１０
６、１０７、Ｃｒ１０８、１０９を堆積・パターニング
する。
Ｔの断面構成について説明する。まずガラス基板１０１
上にＣｒから成るゲート電極１０２を形成する。次にプ
ラズマＣＶＤ法によってゲート絶縁膜（ＳｉＮｘ）１０
３、真性ａ−Ｓｉ（ｉ−ａ−Ｓｉ）１０４、チャネル保
護膜（ＳｉＮｘ）１０５を連続して堆積する。続いてチ
ャネル保護膜１０５をエッチングし、パターニングした
後、ソース、ドレイン電極としてｎ+ −ａ−Ｓｉ１０
６、１０７、Ｃｒ１０８、１０９を堆積・パターニング
する。
【０００４】次に、図示されていないが、ゲート電極と
コンタクトするために開口し、ゲート（Ｇ）のみなら
ず、ソース（Ｓ）、ドレイン（Ｄ）の各電極にＡｌを堆
積・パターニングして配線をする。最後に、全体をポリ
イミド膜１１０によって保護する。
コンタクトするために開口し、ゲート（Ｇ）のみなら
ず、ソース（Ｓ）、ドレイン（Ｄ）の各電極にＡｌを堆
積・パターニングして配線をする。最後に、全体をポリ
イミド膜１１０によって保護する。
【０００５】このような構造を有するＨＶＴＦＴの動作
は次のようになる。ソース電極（Ｓ）に対してドレイン
電極（Ｄ）の電位を高電位に保ち、ゲート電極はドレイ
ン電極に対してＬ2 という長さのオフセット領域をもた
せ、直接チャネルをＯＮ、ＯＦＦ制御するのはＬ1 とい
う長さをもつ部分である。例えば、ここではゲート幅Ｗ
＝３２５μｍ（図２又は図３参照）に対して、Ｌ1 ＝１
０μｍ、Ｌ2 ＝２５μｍとした。ゲート電極に正電位が
印加されるとチャネルはＯＮになり大きな電流がソース
・ドレン間に流れる。一方、ゲート電極に負電位（０Ｖ
以下）が印加されるとチャネルはＯＦＦとなり電流は流
れない。
は次のようになる。ソース電極（Ｓ）に対してドレイン
電極（Ｄ）の電位を高電位に保ち、ゲート電極はドレイ
ン電極に対してＬ2 という長さのオフセット領域をもた
せ、直接チャネルをＯＮ、ＯＦＦ制御するのはＬ1 とい
う長さをもつ部分である。例えば、ここではゲート幅Ｗ
＝３２５μｍ（図２又は図３参照）に対して、Ｌ1 ＝１
０μｍ、Ｌ2 ＝２５μｍとした。ゲート電極に正電位が
印加されるとチャネルはＯＮになり大きな電流がソース
・ドレン間に流れる。一方、ゲート電極に負電位（０Ｖ
以下）が印加されるとチャネルはＯＦＦとなり電流は流
れない。
【０００６】チャネルがＯＮのときのドレイン電位をＶ
OH、ＯＦＦのときのドレイン電位をＬOLと定義する。
OH、ＯＦＦのときのドレイン電位をＬOLと定義する。
【０００７】図１にこの高耐圧ＴＦＴを用いた１ビット
の基本的な回路を示す。低電圧ＴＦＴ（ＬＶＴＦＴ）の
ソース電極を高耐圧ＴＦＴ（ＨＶＴＦＴ）のゲート電極
に接続し、かつＨＶＴＦＴのドレイン電極をプルアップ
抵抗Ｒpull-up を介してＶHH供給ラインに接続すると共
にＮｉｂ抵抗ＲNib を介してＮｉｂ電極に接続する。こ
の構成による基本的回路において、ＨＶＴＦＴはＬＶＴ
ＦＴによって制御される。即ち、ＬＶＴＦＴのゲート電
圧ＶG とソース電圧ＶD に適当な信号電圧を与えると、
ＨＶＴＦＴはＯＮ状態（低抵抗）やＯＦＦ状態（高抵
抗）にすることができる。その出力電圧によりＮｉｂ電
極（印字電極）に高電圧や低電圧を出力し、静電印字す
ることができることになる。
の基本的な回路を示す。低電圧ＴＦＴ（ＬＶＴＦＴ）の
ソース電極を高耐圧ＴＦＴ（ＨＶＴＦＴ）のゲート電極
に接続し、かつＨＶＴＦＴのドレイン電極をプルアップ
抵抗Ｒpull-up を介してＶHH供給ラインに接続すると共
にＮｉｂ抵抗ＲNib を介してＮｉｂ電極に接続する。こ
の構成による基本的回路において、ＨＶＴＦＴはＬＶＴ
ＦＴによって制御される。即ち、ＬＶＴＦＴのゲート電
圧ＶG とソース電圧ＶD に適当な信号電圧を与えると、
ＨＶＴＦＴはＯＮ状態（低抵抗）やＯＦＦ状態（高抵
抗）にすることができる。その出力電圧によりＮｉｂ電
極（印字電極）に高電圧や低電圧を出力し、静電印字す
ることができることになる。
【０００８】いま、ＨＶＴＦＴがＯＮ状態になると、Ｎ
ｉｂ抵抗ＲNib による電圧降下のためＮｉｂ電極の電位
Ｖout は低レベル（ＶOL）に、逆にＯＦＦ状態になる
と、Ｎｉｂ電極の電位Ｖout は高レベル（ＶOH）にな
る。これらの基本的回路を単位として、多数アレイ状に
配列した静電プロッタは印字される紙とこのＮｉｂ電極
との間の電圧差を利用して印字するものである。従っ
て、ＶOLやＶOHの値は常に安定で、しかもアレイ内で均
一な値となる必要がある。
ｉｂ抵抗ＲNib による電圧降下のためＮｉｂ電極の電位
Ｖout は低レベル（ＶOL）に、逆にＯＦＦ状態になる
と、Ｎｉｂ電極の電位Ｖout は高レベル（ＶOH）にな
る。これらの基本的回路を単位として、多数アレイ状に
配列した静電プロッタは印字される紙とこのＮｉｂ電極
との間の電圧差を利用して印字するものである。従っ
て、ＶOLやＶOHの値は常に安定で、しかもアレイ内で均
一な値となる必要がある。
【０００９】図２はガラス基板１０上に基本的回路（１
ビット）を多数アレイ状に配列したもののアレイ端にお
ける基本的回路の平面図を示す。図２において、各ビッ
トの出力であるＮｉｂ電極はＶG 、ＶD 、ＶHH、ＶS と
いった入力側とは反対側に配置されている。ＬＶＴＦＴ
のゲート電圧ＶG 、ソース電圧ＶD はマトリックス駆動
され、ＬＶＴＦＴによってＨＶＴＦＴをオン、オフ制御
する。例えば、ＶHHを４５０Ｖ、Ｒpull-up ＝ＲNib ＝
１ＧΩ、ＨＶＴＦＴのゲート幅Ｗを３５２μｍ、ゲート
長Ｌを３５μｍ（内オフセット長２５μｍ）のアレイで
はＶOL＝２０Ｖ、ＶOH＝４００Ｖと良好な特性が得られ
る。
ビット）を多数アレイ状に配列したもののアレイ端にお
ける基本的回路の平面図を示す。図２において、各ビッ
トの出力であるＮｉｂ電極はＶG 、ＶD 、ＶHH、ＶS と
いった入力側とは反対側に配置されている。ＬＶＴＦＴ
のゲート電圧ＶG 、ソース電圧ＶD はマトリックス駆動
され、ＬＶＴＦＴによってＨＶＴＦＴをオン、オフ制御
する。例えば、ＶHHを４５０Ｖ、Ｒpull-up ＝ＲNib ＝
１ＧΩ、ＨＶＴＦＴのゲート幅Ｗを３５２μｍ、ゲート
長Ｌを３５μｍ（内オフセット長２５μｍ）のアレイで
はＶOL＝２０Ｖ、ＶOH＝４００Ｖと良好な特性が得られ
る。
【００１０】しかし、このような従来技術においては次
のような問題があった。図４に示すように、アレイ内で
の電圧特性の分布をしらべると、ＶOLに関してはアレイ
端で低い値となってしまう。平均電圧２０Ｖに対して、
アレイ端部の数ビットでは、例えば５Ｖと極端に落ち込
んでしまう。このようにアレイ内で特性の不均一さがあ
ると、これに対応して得られる画質は不充分なものとな
る。
のような問題があった。図４に示すように、アレイ内で
の電圧特性の分布をしらべると、ＶOLに関してはアレイ
端で低い値となってしまう。平均電圧２０Ｖに対して、
アレイ端部の数ビットでは、例えば５Ｖと極端に落ち込
んでしまう。このようにアレイ内で特性の不均一さがあ
ると、これに対応して得られる画質は不充分なものとな
る。
【００１１】
【発明の解決すべき課題】本発明は、このような従来技
術のもつ欠点を除去し、アレイ内での電圧特性を均一に
することを目的とする。
術のもつ欠点を除去し、アレイ内での電圧特性を均一に
することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、高耐圧ＴＦＴ
を用いたアレイにおいて、アレイ端のＨＶＴＦＴを高電
圧ラインのポテンシャルを遮閉するようにグランドライ
ンでシールドすることによって、上記の課題を解決する
ものである。
を用いたアレイにおいて、アレイ端のＨＶＴＦＴを高電
圧ラインのポテンシャルを遮閉するようにグランドライ
ンでシールドすることによって、上記の課題を解決する
ものである。
【００１３】
【実施例】以下、本発明の実施例について説明する。図
３は図２に示した回路配置における欠点を改良したもの
である。図３は、従来例の平面図（図２）と比較してわ
かるように、ＨＶＴＦＴのソースに接続されるグランド
ライン（ＶS) に分岐３０を設けて、それをＶHHライン
とＨＶＴＦＴの間に配置し、ＨＶＴＦＴ全体をＶHHライ
ンからシールドするようにしたものである。このように
することで、ＨＶＴＦＴの特にドレイン側は高電圧ライ
ンの影響を受けることがない。なお図３で示されるより
実際のＨＶＴＦＴのＷ／Ｌは１０程度であるためにＨＶ
ＴＦＴの縦サイドをシールドすれば充分であるが、横サ
イドをシールドしても好いことは勿論である。
３は図２に示した回路配置における欠点を改良したもの
である。図３は、従来例の平面図（図２）と比較してわ
かるように、ＨＶＴＦＴのソースに接続されるグランド
ライン（ＶS) に分岐３０を設けて、それをＶHHライン
とＨＶＴＦＴの間に配置し、ＨＶＴＦＴ全体をＶHHライ
ンからシールドするようにしたものである。このように
することで、ＨＶＴＦＴの特にドレイン側は高電圧ライ
ンの影響を受けることがない。なお図３で示されるより
実際のＨＶＴＦＴのＷ／Ｌは１０程度であるためにＨＶ
ＴＦＴの縦サイドをシールドすれば充分であるが、横サ
イドをシールドしても好いことは勿論である。
【００１４】このようなシールドバーをアレイの両端に
設けてアレイの特性を測定したところ、図５に示すよう
に、アレイ内の電圧特性の均一性は非常に改善されてお
り、従来のようなアレイ端でのＶOLの落ち込みはなかっ
た。アレイ両端におけるＶOL低下がなく均一化された理
由は次のように考えられる。
設けてアレイの特性を測定したところ、図５に示すよう
に、アレイ内の電圧特性の均一性は非常に改善されてお
り、従来のようなアレイ端でのＶOLの落ち込みはなかっ
た。アレイ両端におけるＶOL低下がなく均一化された理
由は次のように考えられる。
【００１５】図７は、図６と同様のＨＶＴＦＴの断面構
造であるが、素子保護膜１１０であるポリイミド膜内の
分極電荷の分布を示す。我々の実験によれば、形成され
たポリイミド膜内では、この図のようにチャネル側に正
電荷が、そして素子表面側に負電荷が分極した構造にな
っていることが判った。
造であるが、素子保護膜１１０であるポリイミド膜内の
分極電荷の分布を示す。我々の実験によれば、形成され
たポリイミド膜内では、この図のようにチャネル側に正
電荷が、そして素子表面側に負電荷が分極した構造にな
っていることが判った。
【００１６】ここで、ドレイン電極側のゲート電極端上
チャネルの上部に正電位が存在すると、チャネル中の電
子がオフセット領域に流れ込む際に感じるポテンシャル
バリアが低くなり、電流がより流れ易くなることも判っ
ている。言い換えれば、インバータにおいて、チャネル
ＯＮ時のドレイン電極電位ＶOLが低くなるのである。以
上のことから、シールドバーが存在しない場合のアレイ
端ＴＦＴにおいて、ＶHHラインが及ぼす高電位によっ
て、ポリイミドの分極がさらに誘起されてしまう。従っ
て、ポリイミド中のチャネル側により多くの正電荷が存
在することになり、ゲート端部のチャネルに存在するポ
テンシャルバリアが低くなって、ＶOLが低下するのであ
る。
チャネルの上部に正電位が存在すると、チャネル中の電
子がオフセット領域に流れ込む際に感じるポテンシャル
バリアが低くなり、電流がより流れ易くなることも判っ
ている。言い換えれば、インバータにおいて、チャネル
ＯＮ時のドレイン電極電位ＶOLが低くなるのである。以
上のことから、シールドバーが存在しない場合のアレイ
端ＴＦＴにおいて、ＶHHラインが及ぼす高電位によっ
て、ポリイミドの分極がさらに誘起されてしまう。従っ
て、ポリイミド中のチャネル側により多くの正電荷が存
在することになり、ゲート端部のチャネルに存在するポ
テンシャルバリアが低くなって、ＶOLが低下するのであ
る。
【００１７】一方、シールドバーがある場合には、特に
このＶHHラインがその周辺に誘起する電界の影響をアレ
イ端のＨＶＴＦＴは受けなくなり、アレイ内で均一なＶ
OL特性を示し得るのである。
このＶHHラインがその周辺に誘起する電界の影響をアレ
イ端のＨＶＴＦＴは受けなくなり、アレイ内で均一なＶ
OL特性を示し得るのである。
【００１８】以上はＨＶＴＦＴをインバータ構成したア
レイ端をシールドする場合について述べたが、回路設計
上可能であればアレイ端のみならず全てのＨＶＴＦＴを
各々高電圧ラインからシールドしてもよいことは勿論で
ある。また、インバータ構成にしたデバイスのみならず
高耐圧ＴＦＴを利用した他のデバイスにおいても、高耐
圧ＴＦＴを高電界ラインからシールドする場合に応用で
きることも勿論である。
レイ端をシールドする場合について述べたが、回路設計
上可能であればアレイ端のみならず全てのＨＶＴＦＴを
各々高電圧ラインからシールドしてもよいことは勿論で
ある。また、インバータ構成にしたデバイスのみならず
高耐圧ＴＦＴを利用した他のデバイスにおいても、高耐
圧ＴＦＴを高電界ラインからシールドする場合に応用で
きることも勿論である。
【００１９】
【発明の効果】本発明は、高耐圧ＴＦＴを高電界ライン
からシールドすることにより、高密度に集積化されても
ＨＶＴＦＴが高電圧ラインの影響を受けないため、アレ
イ内で均一な電圧特性を得ることができるものである。
からシールドすることにより、高密度に集積化されても
ＨＶＴＦＴが高電圧ラインの影響を受けないため、アレ
イ内で均一な電圧特性を得ることができるものである。
【図１】高耐圧ＴＦＴアレイの１ビット構成の回路図
【図２】アレイ端の平面図
【図３】本発明によるアレイ端の平面図
【図４】従来アレイのアレイ内ＶOL分布図
【図５】本発明によるアレイのアレイ内ＶOL分布図
【図６】ＨＶＴＦＴの断面構造を示す図
【図７】ＨＶＴＦＴの断面構造における分極電荷の分布
を示す図
を示す図
【記号の説明】１０ ガラス基板 ３０ 分岐 １０１ ガラス基板 １０２ ゲート電極 １０３ ゲート絶縁膜 １０４ 真性ａ−Ｓｉ １０５ チャネル保護膜 １０６、１０７ ｎ+ −ａ−Ｓｉ １０８、１０９ Ｃｒ １１０ ポリイミド膜 ＨＶＴＦＴ 高耐圧ＴＦＴ ＬＶＴＦＴ 低電圧ＴＦＴ ＶG ゲート電圧 ＶD ドレイン電圧 ＶHH 高電圧 ＶS ソース電圧 Ｒpull-up プルアップ抵抗 ＲNib Ｎｉｂ抵抗 Ｎｉｂ Ｎｉｂ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/3205 H01L 21/336 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 高耐圧ＴＦＴをオン−オフする制御回路
において、高電圧ラインからの影響を除去するために高
耐圧ＴＦＴをシールドすることを特徴とする高耐圧アモ
ルファスシリコン薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6711991A JP2822361B2 (ja) | 1991-03-29 | 1991-03-29 | 高耐圧アモルファスシリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6711991A JP2822361B2 (ja) | 1991-03-29 | 1991-03-29 | 高耐圧アモルファスシリコン薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302440A JPH04302440A (ja) | 1992-10-26 |
| JP2822361B2 true JP2822361B2 (ja) | 1998-11-11 |
Family
ID=13335694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6711991A Expired - Fee Related JP2822361B2 (ja) | 1991-03-29 | 1991-03-29 | 高耐圧アモルファスシリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822361B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6912082B1 (en) * | 2004-03-11 | 2005-06-28 | Palo Alto Research Center Incorporated | Integrated driver electronics for MEMS device using high voltage thin film transistors |
-
1991
- 1991-03-29 JP JP6711991A patent/JP2822361B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04302440A (ja) | 1992-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |