JP2819673B2 - Field effect transistor - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にガリウム及び砒素を
含む化合物半導体の電界効果トランジスタに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a compound semiconductor field effect transistor containing gallium and arsenic.
半導体装置において近年ますます高集積化，高速化が
進んでおり、特にIII-V族化合物半導体を用いた電界効
果トランジスタにおいては、その高速化，高集積化が重
要であり、素子サイズの縮小化，素子間距離の短縮が図
られている。この場合に重要な技術は素子間の分離であ
り、シリコンデバイスではｐ−ｎ接合や二酸化シリコン
による方法がとられている。化合物半導体を用いた電界
効果トランジスタにおいて、従来の場合、基板は半絶縁
性基板を用いているため、トランジスタと基板による容
量は小さい。したがって、素子間の分離は結晶表面近く
の絶縁性で十分であった。しかし、高集積化やアニール
プロセス等の影響、さらには半絶縁性を生じさせるクロ
ムの半導体基板中に低濃度化に伴い、サイドゲート効果
が顕著に表われ、それによるデバイスの誤動作が問題と
なっている。ここで、サイドゲート効果とはあるトラン
ジスタの周辺の電極に電圧を印加すると、ゲート電圧の
しきい値が変動する効果であり、集積回路のような一定
のしきい値に抑えなければならない場合に問題となる。2. Description of the Related Art In recent years, semiconductor devices have been increasingly integrated and operated at a higher speed. In particular, in a field effect transistor using a III-V compound semiconductor, it is important to increase the speed and the integration of the semiconductor device. Thus, the distance between the elements is reduced. In this case, an important technique is isolation between elements. In a silicon device, a pn junction or silicon dioxide is used. In a conventional field effect transistor using a compound semiconductor, a semi-insulating substrate is used as a substrate, so that the capacity of the transistor and the substrate is small. Therefore, the isolation between the devices was sufficient by the insulating property near the crystal surface. However, with the effects of high integration, annealing process, etc., and the lower concentration of chromium in the semiconductor substrate, which causes semi-insulation, the side gate effect becomes prominent, which causes device malfunctions. ing. Here, the side gate effect is an effect in which when a voltage is applied to an electrode around a certain transistor, the threshold value of the gate voltage fluctuates. It becomes a problem.
このようなサイドゲート効果を抑える従来の方法とし
て、トランジスタ間をメサエッチングして電気的に分離
する方法やプロトン（H+）注入によりトランジスタ間を
高抵抗化する方法がとられている。As a conventional method for suppressing such a side gate effect, a method of electrically separating the transistors by mesa etching or a method of increasing the resistance between the transistors by proton (H + ) implantation have been adopted.
しかし、メサエッチングによる素子間の分離では半導
体結晶の表面が凹凸になり、この上に電極を配線する場
合、段差部分で断線するという新たな問題が生じる。ま
た、プロトン（H+）注入の場合には、プロトン注入の下
の基板部分の絶縁が不十分の場合がある。However, in the separation between elements by mesa etching, the surface of the semiconductor crystal becomes uneven, and when an electrode is wired thereon, there is a new problem of disconnection at a step portion. In the case of proton (H + ) implantation, the insulation of the substrate under the proton implantation may be insufficient.
本発明の目的は半導体結晶の表面の平坦化を保ちつ
つ、サイドゲート効果を抑えることが可能となる電界効
果トランジスタを提供することにある。An object of the present invention is to provide a field effect transistor which can suppress the side gate effect while keeping the surface of a semiconductor crystal flat.
前記目的を達成するため、本発明に係る電界効果トラ
ンジスタはガリウム砒素基板上に、ガリウム砒素又はア
ルミニウムガリウム砒素又はインジウムガリウム砒素よ
りなる半導体層と、ソース電極，ドレイン電極及びゲー
ト電極とを備えた電界効果トランジスタにおいて、電子
又は正孔の流れるチャネル層と基板との間に、鉄をドー
プしたアルミニウムガリウム砒素層を設けたものであ
る。In order to achieve the above object, a field effect transistor according to the present invention has an electric field having a semiconductor layer made of gallium arsenide, aluminum gallium arsenide, or indium gallium arsenide, a source electrode, a drain electrode, and a gate electrode on a gallium arsenide substrate. In the effect transistor, an aluminum gallium arsenide layer doped with iron is provided between a channel layer through which electrons or holes flow and a substrate.
サイドゲート効果を完全に抑制するにはデバイス領域
各々を完全に絶縁化することが必要である。そのために
は結晶表面のデバイス間領域はプロトン（H+）又はボロ
ン等の注入により可能となる。しかし、半絶縁性基板を
わずかに流れる電流を抑えるには、デバイス領域と半導
体基板領域を完全に分離する必要がある。このような分
離方法として絶縁性物質をデバイス領域と半導体基板領
域の間に設ける必要がある。このとき、基板と結晶格子
が十分に近く、しかも、絶縁性に優れた半導体として鉄
ドープのアルミニウムガリウム砒素が最適である。この
ような絶縁性半導体を形成するには、分離線エピタキシ
ー法（MBE法）や、有機金属気相成長法（MOMBE法）が用
いられるが、従来のクロムのドーパントではエピタキシ
ー成長中にクロムが表面に偏析し、その後に成長した半
導体層中にもクロムが混入する。また、ガリウム砒素に
アルミニウムを添加することにより、格子定数を変化す
ることなく、半導体の禁制帯幅を広くすることが可能と
なり、絶縁性の効果を増すことが可能となる。In order to completely suppress the side gate effect, it is necessary to completely insulate each device region. For this purpose, the inter-device region on the crystal surface can be made by implantation of proton (H + ) or boron. However, to suppress a small amount of current flowing through the semi-insulating substrate, it is necessary to completely separate the device region and the semiconductor substrate region. As such a separation method, it is necessary to provide an insulating substance between the device region and the semiconductor substrate region. At this time, iron-doped aluminum gallium arsenide is optimal as a semiconductor having a substrate and a crystal lattice sufficiently close to each other and having excellent insulating properties. Separation line epitaxy (MBE) or metal organic chemical vapor deposition (MOMBE) is used to form such an insulating semiconductor. However, with conventional chromium dopants, chromium is deposited on the surface during epitaxy growth. The chromium is also mixed into the semiconductor layer grown afterwards. Further, by adding aluminum to gallium arsenide, the forbidden band width of the semiconductor can be widened without changing the lattice constant, and the insulating effect can be increased.
次に本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例である二次元電子を用いた
電界効果トランジスタを示す断面図である。FIG. 1 is a sectional view showing a field effect transistor using two-dimensional electrons according to one embodiment of the present invention.
図中、１は半絶縁性ガリウム砒素基板、２は厚さ500
Åのノンドープガリウム砒素層、３は厚さ1000Åの鉄を
ドープしたアルミニウムガリウム砒素層、４は厚さ1000
Åのガリウム砒素層である。５は厚さ300Åのｎ型アル
ミニウムガリウム砒素層で、シリコンを３×1018cm-3ド
ーピングしている。６はアルミニウムゲート電極、７及
び８は金，ゲルマニウム合金及びニッケルよりなるソー
ス及びドレイン電極、９はプロトン注入による絶縁領域
である。二次元電子はドーピングされたアルミニウムガ
リウム砒素層５よりガリウム砒素層４へ供給され、した
がって、ガリウム砒素層４が導電層となる。このような
構造において、デバイス領域と基板は絶縁層としてのア
ルミニウムガリウム砒素層３により電気的に分離され
又、隣接するデバイス領域とはプロトン注入により高抵
抗化した絶縁領域９により分離される。In the figure, 1 is a semi-insulating gallium arsenide substrate, 2 is a thickness of 500
ノ ン non-doped gallium arsenide layer, 3 is 1000 厚 thick iron-doped aluminum gallium arsenide layer, 4 is 1000 1000 thick
ガ is a gallium arsenide layer. Reference numeral 5 denotes an n-type aluminum gallium arsenide layer having a thickness of 300 °, which is doped with silicon at 3 × 10 18 cm −3 . 6 is an aluminum gate electrode, 7 and 8 are source and drain electrodes made of gold, germanium alloy and nickel, and 9 is an insulating region by proton implantation. The two-dimensional electrons are supplied from the doped aluminum gallium arsenide layer 5 to the gallium arsenide layer 4, so that the gallium arsenide layer 4 becomes a conductive layer. In such a structure, the device region and the substrate are electrically separated by an aluminum gallium arsenide layer 3 as an insulating layer, and are separated from an adjacent device region by an insulating region 9 whose resistance is increased by proton implantation.
この電界効果トランジスタの製造方法を第２図の製造
工程を示した模式断面図を参照して説明する。A method of manufacturing this field-effect transistor will be described with reference to the schematic cross-sectional view showing the manufacturing process of FIG.
まず、第２図（ａ）に示すように、（100）面をもつ
半絶縁性ガリウム砒素基板１上にMBE法により、膜厚500
Åのノンドープガリウム砒素層2,1000Åの鉄をドープし
たアルミニウムガリウム砒素層3,1000Åのガリウム砒素
導電層4,300Åのｎ型アルミニウムガリウム砒素層５を
順次積層成長させる。前記アルミニウムガリウム砒素層
３において、アルミニウムの組成は0.3,鉄の濃度は１×
1017cm-3とした。この成長において、基板温度は600℃
と一定とし、また成長中断はしていない。First, as shown in FIG. 2 (a), a film thickness of 500 is formed on a semi-insulating gallium arsenide substrate 1 having a (100) plane by MBE.
A non-doped gallium arsenide layer of 2, a 1000 g of iron-doped aluminum gallium arsenide layer 3, a 1000 g of a gallium arsenide conductive layer 4, a 300 g of an n-type aluminum gallium arsenide layer 5 are sequentially grown. In the aluminum gallium arsenide layer 3, the composition of aluminum is 0.3, and the concentration of iron is 1 ×.
It was set to 10 17 cm -3 . In this growth, the substrate temperature was 600 ° C
And growth has not been interrupted.
次に第２図（ｂ）に示すように、レジスト10をマスク
にプロトン注入を行って絶縁領域９を形成する。次に
金，ゲルマニウム合金及びニッケルを蒸着して450℃に
て半導体と合金化させてソース電極7,ドレイン電極８を
それぞれ形成する（第２図（ｃ））。次いでリセス形成
後、アルミニウムを蒸着しゲート電極６を形成する（第
２図（ｄ））。Next, as shown in FIG. 2B, proton implantation is performed using the resist 10 as a mask to form an insulating region 9. Next, a source electrode 7 and a drain electrode 8 are formed by depositing gold, a germanium alloy, and nickel and alloying the semiconductor at 450 ° C. (FIG. 2C). Next, after the recess is formed, aluminum is deposited to form a gate electrode 6 (FIG. 2 (d)).
このような工程によって形成された電界効果トランジ
スタのサイドゲート効果を生じさせる電圧はアルミニウ
ムガリウム砒素層３がない場合にくらべ増大し、また、
集積回路において生じた隣合うトランジスタの影響によ
る誤動作は大幅に低減された。The voltage which causes the side gate effect of the field effect transistor formed by such a process increases as compared with the case where the aluminum gallium arsenide layer 3 is not provided.
Malfunction due to the influence of adjacent transistors in the integrated circuit has been greatly reduced.
以上の実施例において、二次元電子を用いた電界効果
トランジスタを用いて説明したが、ガリウム砒素のみの
トランジスタや、インジウムを含む半導体結晶を用いた
場合においても適用可能である。また、実施例の膜厚や
ドーピングレベルでのゲート電極，ソース電極，ドレイ
ン電極の形成方法を適切に変更してもよい。また、エピ
タキシャル成長の方法や成長条件を変更しても差し支え
ない。Although the above embodiments have been described using the field-effect transistor using two-dimensional electrons, the present invention is also applicable to a transistor using only gallium arsenide or a semiconductor crystal containing indium. Further, the method of forming the gate electrode, the source electrode, and the drain electrode at the film thickness and the doping level in the embodiment may be appropriately changed. Further, the method of epitaxial growth and the growth conditions may be changed.
以上説明したように本発明を用いることにより、ガリ
ウム砒素を含む電界効果トランジスタにおいて、電気的
な絶縁性を向上し、しかも歩留りよく形成することが可
能であり、特に集積化を向上することが可能となる。As described above, by using the present invention, in a field-effect transistor containing gallium arsenide, electrical insulation can be improved and the yield can be improved, and in particular, integration can be improved. Becomes
第１図は本発明の一実施例を示す概略断面図、第２図
（ａ）〜（ｄ）は本発明に係る電界効果トランジスタの
製造方法を工程順に示す概略断面図である。 １……半絶縁性ガリウム砒素基板 ２……ノンドープガリウム砒素層 ３……鉄をドープしたアルミニウムガリウム砒素層 ４……ガリウム砒素層 ５……ｎ型アルミニウムガリウム砒素層 ６……ゲート電極、７……ソース電極 ８……ドレイン電極、９……絶縁領域 10……レジストFIG. 1 is a schematic sectional view showing an embodiment of the present invention, and FIGS. 2 (a) to 2 (d) are schematic sectional views showing a method of manufacturing a field-effect transistor according to the present invention in the order of steps. DESCRIPTION OF SYMBOLS 1 ... Semi-insulating gallium arsenide substrate 2 ... Non-doped gallium arsenide layer 3 ... Aluminum gallium arsenide layer doped with iron 4 ... Gallium arsenide layer 5 ... N-type aluminum gallium arsenide layer 6 ... Gate electrode 7 ... source electrode 8 ... drain electrode 9 ... insulating region 10 ... resist
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812 ＪＩＣＳＴファイル（ＪＯＩＳ)──────────────────────────────────────────────────の Continued on the front page (58) Surveyed fields (Int.Cl. 6 , DB name) H01L 21/337-21/338 H01L 27/095 H01L 27/098 H01L 29/775-29/778 H01L 29 / 80-29/812 JICST file (JOIS)
Claims (1)
アルミニウムガリウム砒素又はインジウムガリウム砒素
よりなる半導体層と、ソース電極，ドレイン電極及びゲ
ート電極とを備えた電界効果トランジスタにおいて、電
子又は正孔の流れるチャネル層と基板との間に、鉄をド
ープしたアルミニウムガリウム砒素層を設けたことを特
徴とする電界効果トランジスタ。An electron or hole flows in a field effect transistor having a semiconductor layer made of gallium arsenide, aluminum gallium arsenide, or indium gallium arsenide on a gallium arsenide substrate, and a source electrode, a drain electrode, and a gate electrode. A field-effect transistor comprising an aluminum-gallium arsenide layer doped with iron provided between a channel layer and a substrate.
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