JP2811969B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2811969B2 JP2811969B2 JP3003061A JP306191A JP2811969B2 JP 2811969 B2 JP2811969 B2 JP 2811969B2 JP 3003061 A JP3003061 A JP 3003061A JP 306191 A JP306191 A JP 306191A JP 2811969 B2 JP2811969 B2 JP 2811969B2
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- 238000001514 detection method Methods 0.000 claims description 21
- 239000003990 capacitor Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路（ＰＬＬ回
路）に関し、特に短いロックアップタイムを要求される
ＰＬＬ回路の周波数位相比較回路とチャージポンプ回路
に関する。
路）に関し、特に短いロックアップタイムを要求される
ＰＬＬ回路の周波数位相比較回路とチャージポンプ回路
に関する。
【０００２】
【従来の技術】従来、ＰＬＬ回路は、図４（ａ）に示す
ように、ゲート回路の組み合せにより成り立つ周波数位
相比較回路１０およびチャージポンプ回路１８ｃとを含
んで構成され、なおＰＬＬ回路は、この他にローパスフ
ィルタおよび電圧制御発振器（ＶＣＯ）が含まれるが図
示していない。また、周波数位相比較回路１０は、図４
（ｂ）のような回路で構成される。また、周波数位相比
較器１０のＵ、位相誤差出力（３）をチャージポンプ１
８ｃの特性に合わせるように反転器１５を含んでいる。
ように、ゲート回路の組み合せにより成り立つ周波数位
相比較回路１０およびチャージポンプ回路１８ｃとを含
んで構成され、なおＰＬＬ回路は、この他にローパスフ
ィルタおよび電圧制御発振器（ＶＣＯ）が含まれるが図
示していない。また、周波数位相比較回路１０は、図４
（ｂ）のような回路で構成される。また、周波数位相比
較器１０のＵ、位相誤差出力（３）をチャージポンプ１
８ｃの特性に合わせるように反転器１５を含んでいる。
【０００３】図５は図４の各部の波形のタイミングチャ
ートである。周波数位相比較器１０の入力信号（１）に
対し、もう一方の入力信号Ｖ（２）の位相が進んでいる
か周波数が高い期間では、Ｕ出力信号（３）はその期間
ロウ（ＬＯＷ）出力を出し、Ｄ出力信号（４）はハイ
（ＨＩＧＨ）出力を出す。これらＵ出力信号（３）及び
Ｄ出力信号（４）の値によりチャージポンプ１８ｃの出
力信号（９）は、ＰｃｈＭＯＳトランジスタＱ１がオ
フ、ＮｃｈＭＯＳトランジスタＱ２がオン状態となるの
でロウ出力の電流引込みを行う。
ートである。周波数位相比較器１０の入力信号（１）に
対し、もう一方の入力信号Ｖ（２）の位相が進んでいる
か周波数が高い期間では、Ｕ出力信号（３）はその期間
ロウ（ＬＯＷ）出力を出し、Ｄ出力信号（４）はハイ
（ＨＩＧＨ）出力を出す。これらＵ出力信号（３）及び
Ｄ出力信号（４）の値によりチャージポンプ１８ｃの出
力信号（９）は、ＰｃｈＭＯＳトランジスタＱ１がオ
フ、ＮｃｈＭＯＳトランジスタＱ２がオン状態となるの
でロウ出力の電流引込みを行う。
【０００４】チャージポンプ１８ｂの出力信号（９）は
その負荷側が通常容量性の負荷となり、ローパスフィル
タ（ＰＬＬではループフィルタという）を構成するの
で、この場合Ｃチャージダウンを行う。
その負荷側が通常容量性の負荷となり、ローパスフィル
タ（ＰＬＬではループフィルタという）を構成するの
で、この場合Ｃチャージダウンを行う。
【０００５】入力信号Ｒ（１）に対し、入力信号Ｖ
（２）の位相が遅れているか周波数が低い場合には、Ｄ
出力信号（４）はその期間ロウ出力を出し、Ｕ出力信号
（３）はハイ出力となる。チャージポンプ１８ｂの出力
信号（９）は、ＰＭＯＳトランジスタＱ１がオン、ＮＭ
ＯＳトランジスタＱ２がオフ状態となるので、ハイ出力
の電流はき出しを行う。この出力信号（９）の負荷であ
るローパスフィルタに対してはＣチャージアップを行う
ことになる。
（２）の位相が遅れているか周波数が低い場合には、Ｄ
出力信号（４）はその期間ロウ出力を出し、Ｕ出力信号
（３）はハイ出力となる。チャージポンプ１８ｂの出力
信号（９）は、ＰＭＯＳトランジスタＱ１がオン、ＮＭ
ＯＳトランジスタＱ２がオフ状態となるので、ハイ出力
の電流はき出しを行う。この出力信号（９）の負荷であ
るローパスフィルタに対してはＣチャージアップを行う
ことになる。
【０００６】また、入力信号Ｒ（１）と入力信号Ｖ
（２）の位相が一致している場合には、Ｕ出力信号
（３），Ｄ出力信号（４）は共にハイレベルを出力して
いる。
（２）の位相が一致している場合には、Ｕ出力信号
（３），Ｄ出力信号（４）は共にハイレベルを出力して
いる。
【０００７】チャージポンプ１８ｂの出力信号（９）は
ＰＭＯＳトランジスタＱ１，ＮＭＯＳトランジスタＱ２
が共にオフ状態であるためハイインピーダンス状態
（Ｈ）となる。負荷のローパスフィルタに対してはハイ
インピーダンスであるので電流の引込み，はき出しがな
く、保持する状態になる。ＰＬＬ回路が、ロックしてい
る場合は、この保持状態であり、ローパスフィルタ出力
の電位を一定に保ち（ＶＣＯのチューニング電圧とな
る）、ＶＣＯの発信周波数を一定にしている。
ＰＭＯＳトランジスタＱ１，ＮＭＯＳトランジスタＱ２
が共にオフ状態であるためハイインピーダンス状態
（Ｈ）となる。負荷のローパスフィルタに対してはハイ
インピーダンスであるので電流の引込み，はき出しがな
く、保持する状態になる。ＰＬＬ回路が、ロックしてい
る場合は、この保持状態であり、ローパスフィルタ出力
の電位を一定に保ち（ＶＣＯのチューニング電圧とな
る）、ＶＣＯの発信周波数を一定にしている。
【０００８】
【発明が解決しようとする課題】上述したＰＬＬによる
周波数シンセサイズを用いたデジタルチューニングシス
テム（ＤＴＳ）等においては、ＰＬＬ周波数シンセサイ
ザの値を順次変えていき、受信点を探すスキャンモード
がある。この場合、早いスキャンを行うにはＰＬＬのロ
ックアップを早くしなければならない。移動無線等で低
消費電力を問題とする場合はシステムの間欠動作をさせ
るが、この場合もシステムをオンさせる時間はＰＬＬの
ロックアップ時間が問題となる。このようにＰＬＬ回路
では、ロックアップタイムを短くするという技術が必要
となってくる。
周波数シンセサイズを用いたデジタルチューニングシス
テム（ＤＴＳ）等においては、ＰＬＬ周波数シンセサイ
ザの値を順次変えていき、受信点を探すスキャンモード
がある。この場合、早いスキャンを行うにはＰＬＬのロ
ックアップを早くしなければならない。移動無線等で低
消費電力を問題とする場合はシステムの間欠動作をさせ
るが、この場合もシステムをオンさせる時間はＰＬＬの
ロックアップ時間が問題となる。このようにＰＬＬ回路
では、ロックアップタイムを短くするという技術が必要
となってくる。
【０００９】このロックアップを決める要因としてチャ
ージポンプの出力特性があり、ローパスフィルタに対し
てのＣチャージドライブ能力である。
ージポンプの出力特性があり、ローパスフィルタに対し
てのＣチャージドライブ能力である。
【００１０】従来のＰＬＬ回路における周波数位相比較
回路とチャージポンプにおいては、ドライブ能力はチャ
ージポンプのＭＯＳトランジスタのドライブ能力にな
る。しかし、このＭＯＳトランジスタのドライブ能力を
単純に大きくすると、位相誤差に対するローパスフィル
タ出力が敏感になり、特にＰＬＬがロックしている時に
定常許容誤差に対しても敏感になっているため、ローパ
スフィルタの出力が変動してしまい、これは結果的にＶ
ＣＯのＣ／Ｎを悪くしてしまうという問題点がある。
回路とチャージポンプにおいては、ドライブ能力はチャ
ージポンプのＭＯＳトランジスタのドライブ能力にな
る。しかし、このＭＯＳトランジスタのドライブ能力を
単純に大きくすると、位相誤差に対するローパスフィル
タ出力が敏感になり、特にＰＬＬがロックしている時に
定常許容誤差に対しても敏感になっているため、ローパ
スフィルタの出力が変動してしまい、これは結果的にＶ
ＣＯのＣ／Ｎを悪くしてしまうという問題点がある。
【００１１】本発明の目的は、このような問題点を解決
し、ＶＣＯのＣ／Ｎを良くすると共に、ロックアップタ
イムを早くしたＰＬＬ回路を提供することにある。
し、ＶＣＯのＣ／Ｎを良くすると共に、ロックアップタ
イムを早くしたＰＬＬ回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の位相同期回路の
構成は、２入力信号の位相差を検出する周波数位相比較
回路と、この周波数位相比較回路の２つの位相誤差出力
が前記入力信号に対応する所定パルス幅より大きいかか
否かをそれぞれ検出する第１，第２のパルス幅検出回路
と、ソース及びドレインがそれぞれ共通接続されドレイ
ンが出力端子へつながる第１及び第２のＰチャネルＭＯ
Ｓトランジスタおよびソース及びドレインがそれぞれ共
通接続されドレインが前記出力端子へつながる第１及び
第２のＮチャネルＭＯＳトランジスタからなるチャージ
ポンプ回路とを備え、前記第１のＰチャネルＭＯＳトラ
ンジスタのゲートに前記周波数位相比較回路の第２の位
相誤差出力を接続し、前記第２のＰチャネルＭＯＳトラ
ンジスタのゲートに前記第２のパルス幅検出回路の出力
を接続し、前記第１のＮチャネルＭＯＳトランジスタの
ゲートに前記周波数位相比較回路の第１の位相誤差出力
を反転させた出力を接続し、前記第２のＮチャネルＭＯ
Ｓトランジスタのゲートに前記第１のパルス幅検出回路
の出力を反転させた出力を接続し、前記記入力信号が前
記所定パルス幅より大きいとき、前記第２のＰチャネル
およびＮチャネルの各ＭＯＳトランジスタを動作させる
ようにしたことを特徴とする。
構成は、２入力信号の位相差を検出する周波数位相比較
回路と、この周波数位相比較回路の２つの位相誤差出力
が前記入力信号に対応する所定パルス幅より大きいかか
否かをそれぞれ検出する第１，第２のパルス幅検出回路
と、ソース及びドレインがそれぞれ共通接続されドレイ
ンが出力端子へつながる第１及び第２のＰチャネルＭＯ
Ｓトランジスタおよびソース及びドレインがそれぞれ共
通接続されドレインが前記出力端子へつながる第１及び
第２のＮチャネルＭＯＳトランジスタからなるチャージ
ポンプ回路とを備え、前記第１のＰチャネルＭＯＳトラ
ンジスタのゲートに前記周波数位相比較回路の第２の位
相誤差出力を接続し、前記第２のＰチャネルＭＯＳトラ
ンジスタのゲートに前記第２のパルス幅検出回路の出力
を接続し、前記第１のＮチャネルＭＯＳトランジスタの
ゲートに前記周波数位相比較回路の第１の位相誤差出力
を反転させた出力を接続し、前記第２のＮチャネルＭＯ
Ｓトランジスタのゲートに前記第１のパルス幅検出回路
の出力を反転させた出力を接続し、前記記入力信号が前
記所定パルス幅より大きいとき、前記第２のＰチャネル
およびＮチャネルの各ＭＯＳトランジスタを動作させる
ようにしたことを特徴とする。
【００１３】本発明において、周波数位相比較回路の一
対出力が各対ごとに検出パルス幅の異なる複数のパルス
幅検出回路に接続され、これら複数のパルス幅検出回路
の出力が各対のＰチャネルおよびＮチャネルのＭＯＳト
ランジスタのゲートに接続されたものとすることができ
る。
対出力が各対ごとに検出パルス幅の異なる複数のパルス
幅検出回路に接続され、これら複数のパルス幅検出回路
の出力が各対のＰチャネルおよびＮチャネルのＭＯＳト
ランジスタのゲートに接続されたものとすることができ
る。
【００１４】
【実施例】図１は本発明の一実施例の回路図である。本
実施例は、従来と同様の周波数位相比較回路１０と、こ
の周波数位相比較回路の２つの位相誤差出力信号Ｕ
（３）とＤ（４）の出力のパルス幅を検出するパルス幅
検出回路１１，１２を備え、前記位相誤差出力Ｕ（３）
を入力としたパルス幅検出回路１１の出力信号Ｕ
SUB （５）と位相誤差出力信号Ｄ（４）を入力としたパ
ルス幅検出回路１２の出力信号ＤSUB （６）とを比較す
る周波数位相比較回路（１０）とみなされる。
実施例は、従来と同様の周波数位相比較回路１０と、こ
の周波数位相比較回路の２つの位相誤差出力信号Ｕ
（３）とＤ（４）の出力のパルス幅を検出するパルス幅
検出回路１１，１２を備え、前記位相誤差出力Ｕ（３）
を入力としたパルス幅検出回路１１の出力信号Ｕ
SUB （５）と位相誤差出力信号Ｄ（４）を入力としたパ
ルス幅検出回路１２の出力信号ＤSUB （６）とを比較す
る周波数位相比較回路（１０）とみなされる。
【００１５】この周波数位相比較回路（１０）の出力を
受けるチャージポンプ１８としては、ソース及びドレイ
ンが共通に接続されており、ゲートは位相比較回路１０
の位相誤差出力信号Ｄ（４）に接続される第１のＰＭＯ
ＳトランジスタＱ１と、ゲートはパルス幅検出回路１２
の出力ＤSUB （６）に接続される第２のＰＭＯＳトラン
ジスタＱ３からなりドレインは出力端子９へつながる一
対のＰＭＯＳトランジスタＱ１，Ｑ３と、ソース及びド
レインが共通に接続され、ゲートが位相誤差出力Ｕ
（３）をトランジスタの極性に合せ反転させる反転器１
５の出力に接続される第１のＮＭＯＳトランジスタＱ２
と、他方ゲートはパルス幅検出回路１１の出力Ｕ
SUB （５）をトランジスタの極性に合わせて、反転させ
る反転器１６の出力に接続される第２のＮＭＯＳトラン
ジスタＱ４からなり、ドレインは出力端子９へつながる
一対のＮＭＯＳトランジスタＱ２，Ｑ４から構成されて
いる。
受けるチャージポンプ１８としては、ソース及びドレイ
ンが共通に接続されており、ゲートは位相比較回路１０
の位相誤差出力信号Ｄ（４）に接続される第１のＰＭＯ
ＳトランジスタＱ１と、ゲートはパルス幅検出回路１２
の出力ＤSUB （６）に接続される第２のＰＭＯＳトラン
ジスタＱ３からなりドレインは出力端子９へつながる一
対のＰＭＯＳトランジスタＱ１，Ｑ３と、ソース及びド
レインが共通に接続され、ゲートが位相誤差出力Ｕ
（３）をトランジスタの極性に合せ反転させる反転器１
５の出力に接続される第１のＮＭＯＳトランジスタＱ２
と、他方ゲートはパルス幅検出回路１１の出力Ｕ
SUB （５）をトランジスタの極性に合わせて、反転させ
る反転器１６の出力に接続される第２のＮＭＯＳトラン
ジスタＱ４からなり、ドレインは出力端子９へつながる
一対のＮＭＯＳトランジスタＱ２，Ｑ４から構成されて
いる。
【００１６】入力信号Ｒ（１），入力信号Ｖ（２）に対
する出力信号Ｕ（３）と出力信号Ｄ（４）の動作は、従
来と同様であるが、出力信号ＵSUB （５）、出力信号Ｄ
SUB （６）はパルス幅検出回路１１，１２を介すること
により一定のパルス幅以下のパルスを検出することはな
い。
する出力信号Ｕ（３）と出力信号Ｄ（４）の動作は、従
来と同様であるが、出力信号ＵSUB （５）、出力信号Ｄ
SUB （６）はパルス幅検出回路１１，１２を介すること
により一定のパルス幅以下のパルスを検出することはな
い。
【００１７】チャージポンプ回路１８におけるＰＭＯＳ
トランジスタＱ１及びＮＭＯＳトランジスタＱ２は従来
のチャージポンプ１８ｂと同様の動作を行うが、ＰＭＯ
ＳトランジスタＱ３はパルス幅検出回路１２により動作
し、ＮＭＯＳトランジスタＱ４はパルス幅検出回路１１
により動作を行う。
トランジスタＱ１及びＮＭＯＳトランジスタＱ２は従来
のチャージポンプ１８ｂと同様の動作を行うが、ＰＭＯ
ＳトランジスタＱ３はパルス幅検出回路１２により動作
し、ＮＭＯＳトランジスタＱ４はパルス幅検出回路１１
により動作を行う。
【００１８】これらパルス幅検出回路１１，１２で設定
されるパルス幅ＰＷより各入力信号の位相誤差が小さい
場合は、従来と同じチャージポンプの動作をするが、位
相誤差が設定パルス幅ＰＷより大きくなるとＰＭＯＳト
ランジスタＱ３、又はＮＭＯＳトランジスタＱ４が動作
を行う。これはチップ１８のＰＭＯＳトランジスタ又は
ＮＭＯＳトランジスタが等価的にドライブ能力を大きく
したことに相当する。
されるパルス幅ＰＷより各入力信号の位相誤差が小さい
場合は、従来と同じチャージポンプの動作をするが、位
相誤差が設定パルス幅ＰＷより大きくなるとＰＭＯＳト
ランジスタＱ３、又はＮＭＯＳトランジスタＱ４が動作
を行う。これはチップ１８のＰＭＯＳトランジスタ又は
ＮＭＯＳトランジスタが等価的にドライブ能力を大きく
したことに相当する。
【００１９】すなわち、２信号の位相誤差が設定パルス
幅ＰＷより大きくなった場合だけ、チャージポンプ１８
のドライブ能力が増加し、その結果ループフィルタのＣ
チャージアップ・ダウンを早くし、ロックアップタイム
を短縮するのに有利に働く。一方位相誤差が設定パルス
幅ＰＷより小さい場合は、必要以上のドライブ能力をも
たせなくて済み、そのため定常位相誤差に対する感度は
敏感にならずに済み、ＶＣＯのＣ／Ｎが悪化することは
ない。
幅ＰＷより大きくなった場合だけ、チャージポンプ１８
のドライブ能力が増加し、その結果ループフィルタのＣ
チャージアップ・ダウンを早くし、ロックアップタイム
を短縮するのに有利に働く。一方位相誤差が設定パルス
幅ＰＷより小さい場合は、必要以上のドライブ能力をも
たせなくて済み、そのため定常位相誤差に対する感度は
敏感にならずに済み、ＶＣＯのＣ／Ｎが悪化することは
ない。
【００２０】図３は本発明の第２の実施例の回路図であ
る。本実施例は、パルス幅検出回路の設定パルス幅を変
えたパルス幅検出回路１３，１４を追加して図１に対し
増加し、これに伴いチャージポンプ回路１８ａのＰＭＯ
Ｓ，ＮＭＯＳの各トランジスタＱ５，Ｑ６を相当分だけ
並列（パラレル）につなぎ増加している。
る。本実施例は、パルス幅検出回路の設定パルス幅を変
えたパルス幅検出回路１３，１４を追加して図１に対し
増加し、これに伴いチャージポンプ回路１８ａのＰＭＯ
Ｓ，ＮＭＯＳの各トランジスタＱ５，Ｑ６を相当分だけ
並列（パラレル）につなぎ増加している。
【００２１】この回路は、位相誤差に応じてより大きな
ドライブ能力を設定できるという特徴がある。
ドライブ能力を設定できるという特徴がある。
【００２２】
【発明の効果】以上説明したように本発明は、位相誤差
が設定値以上のときだけチャージポンプのドライブ能力
を上げロックアップタイム短縮を図ることができ、定常
のロック時にはドライブ能力は最適にできるため、ＶＣ
ＯのＣ／Ｎが良く、かつロックアップタイムを早くでき
るという相反する特性の両方を満足させることができる
という効果がある。
が設定値以上のときだけチャージポンプのドライブ能力
を上げロックアップタイム短縮を図ることができ、定常
のロック時にはドライブ能力は最適にできるため、ＶＣ
ＯのＣ／Ｎが良く、かつロックアップタイムを早くでき
るという相反する特性の両方を満足させることができる
という効果がある。
【図１】本発明の一実施例の周波数位相比較回路および
チャージポンプ回路の回路図。
チャージポンプ回路の回路図。
【図２】図１の各部の動作状態を示すタイミングチャー
ト。
ト。
【図３】本発明の第２の実施例の回路図。
【図４】従来例のＰＬＬ回路および周波数位相比較回路
の回路図。
の回路図。
【図５】図の各部の動作を示すタイミングチャート。
１，２ 周波数位相比較回路のＲ，Ｖ入力端子 ３，４ Ｕ，Ｄ出力端子 ５〜８ パルス幅検出回路の出力端子 ９ チャージポンプ出力端子 １０ 周波数位相比較回路 １１〜１４ パルス幅検出回路 １５〜１７ 反転器（インバータ） １８ａ〜１８ｃ チャージポンプ回路 Ｑ１，Ｑ３，Ｑ５ ＰＭＯＳトランジスタ Ｑ２，Ｑ４，Ｑ６ ＮＭＯＳトランジスタ
Claims (1)
- 【請求項１】２入力信号の位相差を検出する周波数位相
比較回路と、この周波数位相比較回路の２つの位相誤差
出力が所定パルス幅より大きい場合にはそれぞれ検出信
号を出力する第１及び第２のパルス幅検出回路と、前記
周波数位相比較回路の２つの位相誤差出力を受けて動作
する第１のチャージポンプ回路と、前記第１及び第２の
パルス幅検出回路の検出信号を受けて動作する第２のチ
ャージポンプ回路とを備え、前記第１のパルス幅検出回
路は、前記２つの位相誤差出力の一方と前記第２のチャ
ージポンプ回路に接続された第１の節点との間に接続さ
れた第１の抵抗素子と前記第１の節点と電源との間に接
続された第１の容量素子とによって構成され、前記第２
のパルス幅検出回路は、前記２つの位相誤差出力の他方
と前記第２のチャージポンプ回路に接続された第２の節
点との間に接続された第２の抵抗素子と前記第２の節点
と前記電源との間に接続された第２の容量素子とによっ
て構成されていることを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003061A JP2811969B2 (ja) | 1991-01-16 | 1991-01-16 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003061A JP2811969B2 (ja) | 1991-01-16 | 1991-01-16 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04241520A JPH04241520A (ja) | 1992-08-28 |
| JP2811969B2 true JP2811969B2 (ja) | 1998-10-15 |
Family
ID=11546815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003061A Expired - Fee Related JP2811969B2 (ja) | 1991-01-16 | 1991-01-16 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811969B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2933472B2 (ja) * | 1993-10-04 | 1999-08-16 | 日本電気アイシーマイコンシステム株式会社 | 位相同期回路 |
| JP3094977B2 (ja) * | 1997-11-28 | 2000-10-03 | 日本電気株式会社 | Ｐｌｌ回路 |
| JP4066500B2 (ja) * | 1998-04-08 | 2008-03-26 | ソニー株式会社 | Ｐｌｌ回路 |
| KR100499276B1 (ko) * | 2002-11-06 | 2005-07-01 | 학교법인 포항공과대학교 | 빠른 락시간을 가지는 디글리치 회로를 사용한 적응대역폭 위상 고정 루프 |
| JP4081067B2 (ja) | 2004-11-08 | 2008-04-23 | 富士通株式会社 | 位相比較器及び位相比較器を有する半導体装置 |
| JP5618936B2 (ja) * | 2011-07-27 | 2014-11-05 | 三菱電機株式会社 | 位相周波数比較回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0165527U (ja) * | 1987-10-20 | 1989-04-26 |
-
1991
- 1991-01-16 JP JP3003061A patent/JP2811969B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04241520A (ja) | 1992-08-28 |
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