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JP2806863B2 - ビット同期回路 - Google Patents

ビット同期回路

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Publication number
JP2806863B2
JP2806863B2 JP3932996A JP3932996A JP2806863B2 JP 2806863 B2 JP2806863 B2 JP 2806863B2 JP 3932996 A JP3932996 A JP 3932996A JP 3932996 A JP3932996 A JP 3932996A JP 2806863 B2 JP2806863 B2 JP 2806863B2
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JP
Japan
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phase
clock
data
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JP3932996A
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JPH09233061A (ja
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泰 青木
光男 馬場
富史 片山
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3932996A priority Critical patent/JP2806863B2/ja
Priority to US08/806,480 priority patent/US5909473A/en
Publication of JPH09233061A publication Critical patent/JPH09233061A/ja
Application granted granted Critical
Publication of JP2806863B2 publication Critical patent/JP2806863B2/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はビット同期回路に関
し、特に受信データと多相クロックとの位相比較結果を
使用して位相同期をとるビット同期回路に関する。
【０００２】
【従来の技術】最近のディジタル伝送技術の進展には目
を見張るものがある。こうしたディジタル伝送におい
て、送信されたディジタル信号を受信側で抽出し再生す
る技術の一つにビット同期技術が有る。
【０００３】宇宙通信分野のみならず特に広帯域ＩＳＤ
Ｎ（Integrated Services DigitalNetwork ）システム
の伝送装置等において、位相変動を有するディジタル信
号を誤り無く受信することが要求される。
【０００４】一般に、同一クロック源から供給されるク
ロックで動作しているすなわち周波数同期がとれている
複数の装置間でディジタル信号を伝送する際に使用され
るビット同期回路として、多相クロックを使用したディ
ジタルフェイズロックドループ（ＤＰＬＬ）回路が知ら
れている。
【０００５】このようなビット同期技術の一例として、
特開昭６２−４３９１９号公報記載の「多相クロックに
よるＰＬＬ回路」が知られている。
【０００６】図７は従来のビット同期回路を示すブロッ
ク図である。
【０００７】従来のビット同期回路は、受信データ１１
を入力するデータ入力端子１と、受信データ１１および
抽出クロック４８の位相を比較する位相比較回路４５
と、位相比較回路４５が出力する位相比較信号をカウン
トするアップダウンカウンタ４６と、ｎ相クロック１２
−１〜１２−ｎを入力するクロック入力端子２−１〜２
−ｎと、ｎ相クロック１２−１〜１２−ｎを選択するク
ロックセレクタ４７と、クロックセレクタ４７が選択し
た抽出クロック４８を出力するクロック出力端子９とか
ら構成されている。
【０００８】次に、図７を参照して動作を説明する。
【０００９】クロックセレクタ４７には受信データ１１
と周波数が同一で位相が順次３６０゜／ｎ（ｎは２以上
の整数）ずつずれたｎ相クロック１２−１〜１２−ｎが
入力されている。クロックセレクタ４７はアップダウン
カウンタ４６のカウント値に対応するクロックを、ｎ相
クロック１２−１〜１２−ｎから選択し、抽出クロック
４８としてクロック出力端子９に出力する。
【００１０】位相比較回路４５は受信データ１１と抽出
クロック４８との位相を比較し位相比較信号をアップダ
ウンカウンタ４６に出力する。アップダウンカウンタ４
６は位相比較結果に基づいてカウント値のインクリメン
トおよびデクリメントを行ない、クロックセレクタ４７
の選択制御を行なう。
【００１１】この一連の動作を繰り返すことにより受信
データ１１に対し位相同期した抽出クロック４８を得る
ことができる。
【００１２】
【発明が解決しようとする課題】上述した従来のビット
同期回路は、抽出したクロックが位相比較回路にフィー
ドバックされているため、位相制御信号の伝播遅延時間
すなわち位相比較結果を示す位相比較信号がクロックセ
レクタまで伝播する時間が、位相比較を行なう１周期の
時間より大きい場合、位相同期動作が収束せず発振する
という欠点を有している。
【００１３】また、ジッタ等の短周期位相変動を有する
受信データが入力された場合、受信データの位相変動に
対応して抽出クロックの位相が変動するので、位相制御
信号の伝播遅延時間の時間ずれにより、受信データと抽
出クロックとの位相同期性が失なわれるという欠点を有
している。
【００１４】本発明の目的は、発振の原因となるフィー
ドバックループ構成を使用せずに位相同期を行ない、ジ
ッタ等の位相変動を有する受信データに対しても位相同
期した抽出クロックを得るとともに、リタイミング誤り
のない抽出データを得ることができるビット同期回路を
提供することにある。
【００１５】
【課題を解決するための手段】本発明のビット同期回路
は、受信データをｎ種（ｎは２以上の整数）の多相クロ
ックで各々ラッチしｎ個のサンプリングデータを生成す
るサンプリング手段と、前記受信データおよび前記ｎ種
の多相クロックによりこれらの位相差が１８０度近傍に
なる多相クロックを示すクロック相情報を求める位相比
較手段と、この位相比較手段が出力する前記クロック相
情報の平均値を算出する平均化手段と、この平均化手段
が出力する選択信号により前記ｎ個のサンプリングデー
タから前記クロック相情報が示すサンプリングデータを
選択するデータ選択手段と、前記選択信号により前記ク
ロック相情報が示す多相クロックを選択するクロック選
択手段とを備えたことを特徴としている。
【００１６】また、受信データと同一周波数で位相が順
次３６０度／ｎ（ｎは２以上の整数）ずつ遅延したｎ種
の多相クロックにより、前記受信データを各々ラッチし
ｎ個のサンプリングデータを生成するサンプリング手段
と；前記受信データおよび前記ｎ種の多相クロックを入
力し、これら多相クロックのうち前記受信データの変化
点の位相に対し１８０度近傍の位相差を有する多相クロ
ックを示すクロック相情報を求める位相比較手段と；こ
の位相比較手段が出力した前記クロック相情報の時系列
的な平均値を算出する平均化手段と；この平均化手段が
出力する選択信号により前記ｎ個のサンプリングデータ
から前記クロック相情報が示すサンプリングデータを選
択するデータ選択手段と；前記選択信号により前記ｎ種
の多相クロックから前記クロック相情報が示す多相クロ
ックを選択するクロック選択手段と；を備えたことを特
徴としている。
【００１７】前記位相比較手段が、前記受信データの立
ち上がりエッジまたは立ち下がりエッジを使用して前記
ｎ種の多相クロックを各々ラッチするｎ個のラッチ手段
と、これらラッチ手段が出力するｎ個のラッチ出力から
前記クロック相情報を出力する符号化器とを備えたこと
を特徴としている。
【００１８】前記平均化手段が、前記クロック相情報お
よび記憶情報を減算する減算器と、この減算器が出力す
る減算結果に重み付けをする重み付け部と、この重み付
け部が出力する重み付け情報に前記記憶情報を加算する
加算器と、この加算器が出力する加算情報を前記受信デ
ータのタイミングで記憶する記憶部と、この記憶部が出
力する前記記憶情報を四捨五入する数値演算部とを備え
たことを特徴としている。
【００１９】前記サンプリング手段がＤ型フリップフロ
ップで構成したことを特徴としている。
【００２０】前記ラッチ手段がＤ型フリップフロップで
構成したことを特徴としている。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００２２】図１は本発明のビット同期回路の一つの実
施の形態を示すブロック図である。
【００２３】図１に示す本実施の形態は、受信データ１
１を入力するデータ入力端子１と、ｎ相クロック１２−
１〜１２−ｎを入力するクロック入力端子２−１〜２−
ｎと、受信データ１１およびｎ相クロック１２−１〜１
２−ｎの位相を比較する位相比較回路４と、受信データ
１１および位相比較回路４が出力するクロック相情報１
４から平均値データ１５を出力する平均化回路５と、ｎ
相クロック１２−１〜１２−ｎの各々のクロックにより
受信データ１１をラッチし保持するＤ型フリップフロッ
プ３−１〜３−ｎと、各々のＤ型フリップフロップ３−
１〜３−ｎが出力するサンプリングデータ１３−１〜１
３−ｎから平均値データ１５に対応するクロックでサン
プリングされたデータを選択するデータセレクタ６と、
データセレクタ６が選択した選択データ１６を出力する
データ出力端子８と、ｎ相クロック１２−１〜１２−ｎ
から平均値データ１５に対応するクロックを選択するク
ロックセレクタ７と、クロックセレクタ７が選択した抽
出クロック１７を出力するクロック出力端子９とから構
成されている。
【００２４】なお、図１において図７に示す構成要素に
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
【００２５】次に、本実施の形態の動作を詳細に説明す
る。
【００２６】データ入力端子１から入力される受信デー
タ１１はＤ型フリップフロップ３−１〜３−ｎ（ｎは２
以上の整数）のデータ入力（Ｄ）に入力される。Ｄ型フ
リップフロップ３−１〜３−ｎのクロック入力（Ｃ）に
はそれぞれに対応するｎ相クロック１２−１〜１２−ｎ
が入力されており、これらのクロックにより受信データ
１１のサンプリングを行ない、ｎ個のサンプリングデー
タ１３−１〜１３−ｎをラッチし出力する。
【００２７】ここでｎ相クロックとは、受信データ１１
の周波数と同一周波数でかつ位相が互いに３６０゜／ｎ
ずつ順次ずれた各々のクロックを意味する。
【００２８】位相比較回路４は受信データ１１の立ち上
がりエッジと各々のｎ相クロック１２−１〜１２−ｎの
立ち上がりエッジとの位相比較を行ない、ｎ相クロック
１２−１〜１２−ｎの中から受信データ１１の変化点の
位相に対してほぼ１８０゜の位相差を有する抽出用クロ
ックを求め、この抽出用クロック番号を示すクロック相
情報１４を平均化回路５に出力する。
【００２９】平均化回路５はクロック相情報１４の過去
から現在までの平均値を算出し平均値データ１５として
出力する。
【００３０】データセレクタ６はｎ個のサンプリングデ
ータ１３−１〜１３−ｎの中から、クロック相情報１４
の平均値データ１５に対応する抽出用クロックでサンプ
リングしたサンプリングデータを選択し、選択データ１
６としてデータ出力端子８に出力する。
【００３１】クロックセレクタ７はｎ相クロック１２−
１〜１２−ｎの中から、クロック相情報１４の平均値デ
ータ１５に対応する抽出用クロックを選択し、抽出クロ
ック１７としてクロック出力端子９に出力する。
【００３２】図２は図１の位相比較回路の一例を示す詳
細ブロック図である。
【００３３】図２を参照すると、ｎ個のＤ型フリップフ
ロップ４１−１〜４１−ｎのデータ入力（Ｄ）にはそれ
ぞれｎ相クロック１２−１〜１２−ｎが入力され、また
クロック入力（Ｃ）には共通に受信データ１１が入力さ
れている。受信データ１１の立ち上がりエッジに同期し
て、ｎ相クロック１２−１〜１２−ｎが各々のＤ型フリ
ップフロップ４１−１〜４１−ｎにラッチされ、ラッチ
出力４２−１〜４２−ｎとして符号化器４３に出力され
る。
【００３４】符号化器４３はラッチ出力４２−１〜４２
−ｎを用いて、受信データ１１の変化点の位相に対しほ
ぼ１８０゜の位相差を有するｎ相クロック１２−１〜１
２−ｎのクロック番号（″１″〜″ｎ″）を、クロック
相情報１４として符号化し出力する。
【００３５】図３は図１の平均化回路の一例を示す詳細
ブロック図である。
【００３６】図３を参照すると、位相比較回路４から出
力されたクロック相情報１４は、減算器２１に入力され
る。記憶部２４は受信データ１１を入力するとともに加
算器２３が出力する加算結果の状態を維持し記憶出力２
８として数値演算部２５に出力する。減算器２１はクロ
ック相情報１４から記憶出力２８を減算した減算出力２
６を重み付け部２２に出力する。重み付け部２２はｍ分
の１（ｍは整数）の操作を減算出力２６に行ない重み付
け出力２７を加算器２３に出力する。
【００３７】加算器２３は重み付け出力２７と記憶出力
２８との加算を行ない、記憶出力２８を補正した平均値
を新たに記憶部２４に記憶させる。
【００３８】数値演算部２５は記憶部２４からの記憶出
力２８を整数に四捨五入して、クロック相情報１４の平
均値データ１５として出力する。
【００３９】次にタイムチャートを用いて、ｎ相クロッ
クを８相クロック（ｎ＝８）とし、重み付け部２２の重
み付け操作を１／４（ｍ＝４）とした場合を例に、動作
の詳細を説明する。
【００４０】図４は図１の実施の形態の動作を示すタイ
ムチャートである。
【００４１】図４を参照すると、受信データ１１の変化
点の位相が８相クロック１２−１〜１２−８のうち８相
クロック１２−２にほぼ同期している場合において、デ
ータセレクタ６とクロックセレクタ７とが８相クロック
１２−６に対応してそれぞれが選択した選択データ１６
および抽出クロック１７の位相関係を示している。
【００４２】また、位相比較回路４と平均化回路５とに
よって、受信データ１１のリタイミングを行なう上で位
相マージンが最大にとれるクロックすなわち受信データ
１１の変化点の位相とほぼ１８０゜の位相差を有するク
ロック番号（８相クロック１２−６）を示すクロック相
情報１４（″−３″）が導出される。
【００４３】つまり、８相クロック１２−６の立ち上が
りエッジが受信データ１１のほぼ中間に位置しているの
で位相的にマージンがあり安定である。
【００４４】選択データ１６として、このクロック相情
報１４（″−３″）が指定する８相クロック１２−６に
よってリタイミングされラッチしたサンプリングデータ
１３−６が、データセレクタ６により選択される。
【００４５】また、抽出クロック１７として、リタイミ
ングした８相クロック１２−６がクロックセレクタ７に
より選択される。
【００４６】図５は図２の位相比較回路の動作を示すタ
イムチャートである。
【００４７】図２および図５を参照しながら、Ｄ型フリ
ップフロップ４１−１〜４１−８に入力する８相クロッ
ク１２−１〜１２−８を受信データ１１の立ち上がりエ
ッジでラッチすることにより、ラッチ出力４２−１〜４
２−８が得られる。これらのラッチ出力４２−１〜４２
−８は符号化器４３により、受信データ１１の変化点の
位相とほぼ１８０゜の位相差を有するクロック番号（８
相クロック１２−６）を示すクロック相情報１４（″−
３″）に符号化される。
【００４８】この符号化器４３の符号化論理を表１に示
す。
【００４９】
【表１】
【００５０】符号化器４３から出力されるクロック相情
報１４の値は、３ビット表示（″０００″〜″１１
１″）により、８種類の８相クロック１２−１〜１２−
８とそれぞれ１対１にその対応が予め設定されている。
【００５１】図５に示すように、受信データ１１の立ち
上がりエッジが８相クロック１２−１の立ち上がりエッ
ジと８相クロック１２−２の立ち上がりエッジとの間に
ある場合、ラッチ出力４２−１〜４２−８の値は、Ｈｉ
ｇｈレベルを″１″，Ｌｏｗレベルを″０″として、″
１００００１１１″になることが容易に解る。
【００５２】表１から、ラッチ出力″１００００１１
１″に対応するクロック相情報１４の値は″−３″でこ
れは３ビット表示（１０１）から６番目の８相クロック
１２−６を指定することになる。
【００５３】また、受信データ１１の立ち上がりエッジ
が８相クロック１２−８の立ち上がりエッジと８相クロ
ック１２−１の立ち上がりエッジとの間にある場合、ラ
ッチ出力４２−１〜４２−８の値は、″００００１１１
１″となり、表１から、ラッチ出力″００００１１１
１″に対応するクロック相情報１４の値は″−４″でこ
れは３ビット表示（１００）から５番目の８相クロック
１２−５を指定することになる。
【００５４】図６は図３の平均化回路の動作を示すタイ
ムチャートである。
【００５５】図６を参照すると、受信データ１１と位相
比較回路４から出力されるクロック相情報１４が入力さ
れた場合の、平均化回路５の内部の状態を示している。
【００５６】図３を参照しながら、入力されたクロック
相情報１４は記憶部２４が記憶維持している記憶出力２
８と差分がとられ減算出力２６として出力される。
【００５７】減算出力２６は１／４の重み付けがなされ
重み付け出力２７として加算器２３に出力される。加算
器２３では記憶部２４が記憶維持している記憶出力２８
の値に重み付け出力２７を加算し、この加算した値を受
信データ１１の立ち上がりエッジ毎に新規に記憶部２４
に記憶させる。この操作結果により、クロック相情報１
４の過去から最新の値の平均値が求められ記憶部２４に
記憶保持されることになる。記憶部２４が出力する平均
化された記憶出力２８は数値演算部２５で四捨五入され
た後に平均値データ１５として出力される。
【００５８】例えば、クロック相情報１４の値が″−
１″で、記憶出力２８の値が″−３″の場合、減算出力
２６の値は″−１−（−３）＝２″となる。重み付け出
力２７の値は、重み付けが１／４に設定されているの
で、″２／４＝０．５″となる。
【００５９】加算器２３は重み付け出力２７の値″０．
５″と記憶出力２８の値″−３″を加算した値″０．５
＋（−３）＝−２．５″を記憶部２４に新規に記憶す
る。
【００６０】記憶部２４が出力する平均化された記憶出
力２８の値″−２．５″は数値演算部２５で四捨五入さ
れ平均値データ１５の値″−３″が出力される。
【００６１】次にクロック相情報１４の値が″−４″に
なると、記憶出力２８の値は前述の動作で新規に″−
２．５″が記憶されているので、減算出力２６の値は″
−４−（−２．５）＝−１．５″となる。重み付け出力
２７の値は、重み付けが１／４に設定されているの
で、″−１．５／４＝−０．３７５″となる。
【００６２】加算器２３は重み付け出力２７の値″−
０．３７５″と記憶出力２８の値″−２．５″を加算し
た値″−０．３７５＋（−２．５）＝−２．８７５″を
記憶部２４に新規に記憶する。
【００６３】記憶部２４が出力する平均化された記憶出
力２８の値″−２．８７５″は数値演算部２５で四捨五
入され平均値データ１５の値″−３″が出力される。
【００６４】上述の動作に続いて、クロック相情報１４
の値が″−２″になると、記憶出力２８の値は前述の動
作で新規に″−２．８７５″が記憶されているので、減
算出力２６の値は″−２−（−２．８７５）＝０．８７
５″となる。重み付け出力２７の値は、重み付けが１／
４に設定されているので、″０．８７５／４＝０．２１
８７５″となる。
【００６５】加算器２３は重み付け出力２７の値″０．
２１８７５″と記憶出力２８の値″−２．８７５″を加
算した値″０．２１８７５＋（−２．８７５）＝−２．
６５６２５″を記憶部２４に新規に記憶する。
【００６６】記憶部２４が出力する平均化された記憶出
力２８の値″−２．６５６２５″は数値演算部２５で四
捨五入され平均値データ１５の値″−３″が出力され
る。
【００６７】なお、位相比較回路４および平均化回路５
の回路構成は上述の構成に限定されるものではなく、他
の回路構成あるいはマイクロプロセッサ、メモリおよび
周辺回路を備えたマイクロコンピュータを使用した回路
構成も適用される。
【００６８】
【発明の効果】以上説明したように、本発明のビット同
期回路は、受信データと多相クロックとの位相比較結果
を使用して位相同期をとることにより、抽出クロックの
フィードバックループを無くすことができるので、位相
同期過程での発振動作を除去できるという効果を有して
いる。
【００６９】また、位相比較結果を示すクロック相情報
の過去から現在までの平均値を算出した平均値データを
使用することにより、多相クロックの中から選択した抽
出クロックおよび選択した受信データを出力することが
できるので、ジッタ等の位相変動を有する受信データ入
力時の場合でも位相同期のとれた抽出クロックを得ると
ともに、リタイミング誤りのない受信データが得られる
という効果を有している。
【図面の簡単な説明】
【図１】本発明のビット同期回路の一つの実施の形態を
示すブロック図である。
【図２】図１の位相比較回路の一例を示す詳細ブロック
図である。
【図３】図１の平均化回路の一例を示す詳細ブロック図
である。
【図４】図１の実施の形態の動作を示すタイムチャート
である。
【図５】図２の位相比較回路の動作を示すタイムチャー
トである。
【図６】図３の平均化回路の動作を示すタイムチャート
である。
【図７】従来のビット同期回路を示すブロック図であ
る。
【符号の説明】
１ データ入力端子 ２−１〜２−ｎ クロック入力端子 ３−１〜３−ｎ Ｄ型フリップフロップ ４ 位相比較回路 ５ 平均化回路 ６ データセレクタ ７ クロックセレクタ ８ データ出力端子 ９ クロック出力端子 １１ 受信データ １２−１〜１２−ｎ ｎ相クロック １３−１〜１３−ｎ サンプリングデータ １４ クロック相情報 １５ 平均値データ １６ 選択データ １７ 抽出クロック ２１ 減算器 ２２ 重み付け部 ２３ 加算器 ２４ 記憶部 ２５ 数値演算部 ２６ 減算出力 ２７ 重み付け出力 ２８ 記憶出力 ４１−１〜４１−ｎ Ｄ型フリップフロップ ４２−１〜４２−ｎ ラッチ出力 ４３ 符号化器 ４５ 位相比較回路 ４６ アップダウンカウンタ ４７ クロックセレクタ ４８ 抽出クロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 富史 東京都港区芝浦三丁目18番21号 日本電 気エンジニアリング株式会社内 (56)参考文献 特開 昭59−63835（ＪＰ，Ａ) 特開 平３−240336（ＪＰ，Ａ) 特開 昭62−43919（ＪＰ，Ａ) 特開 平３−255743（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/02

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 受信データをｎ種（ｎは２以上の整数）
    の多相クロックで各々ラッチしｎ個のサンプリングデー
    タを生成するサンプリング手段と、前記受信データおよ
    び前記ｎ種の多相クロックによりこれらの位相差が１８
    ０度近傍になる多相クロックを示すクロック相情報を求
    める位相比較手段と、この位相比較手段が出力する前記
    クロック相情報の平均値を算出する平均化手段と、この
    平均化手段が出力する選択信号により前記ｎ個のサンプ
    リングデータから前記クロック相情報が示すサンプリン
    グデータを選択するデータ選択手段と、前記選択信号に
    より前記クロック相情報が示す多相クロックを選択する
    クロック選択手段とを備えたことを特徴とするビット同
    期回路。
  2. 【請求項２】 受信データと同一周波数で位相が順次３
    ６０度／ｎ（ｎは２以上の整数）ずつ遅延したｎ種の多
    相クロックにより、前記受信データを各々ラッチしｎ個
    のサンプリングデータを生成するサンプリング手段と；
    前記受信データおよび前記ｎ種の多相クロックを入力
    し、これら多相クロックのうち前記受信データの変化点
    の位相に対し１８０度近傍の位相差を有する多相クロッ
    クを示すクロック相情報を求める位相比較手段と；この
    位相比較手段が出力した前記クロック相情報の時系列的
    な平均値を算出する平均化手段と；この平均化手段が出
    力する選択信号により前記ｎ個のサンプリングデータか
    ら前記クロック相情報が示すサンプリングデータを選択
    するデータ選択手段と；前記選択信号により前記ｎ種の
    多相クロックから前記クロック相情報が示す多相クロッ
    クを選択するクロック選択手段と；を備えたことを特徴
    とするビット同期回路。
  3. 【請求項３】 前記位相比較手段が、前記受信データの
    立ち上がりエッジまたは立ち下がりエッジを使用して前
    記ｎ種の多相クロックを各々ラッチするｎ個のラッチ手
    段と、これらラッチ手段が出力するｎ個のラッチ出力か
    ら前記クロック相情報を出力する符号化器とを備えたこ
    とを特徴とする請求項１または請求項２記載のビット同
    期回路。
  4. 【請求項４】 前記平均化手段が、前記クロック相情報
    および記憶情報を減算する減算器と、この減算器が出力
    する減算結果に重み付けをする重み付け部と、この重み
    付け部が出力する重み付け情報に前記記憶情報を加算す
    る加算器と、この加算器が出力する加算情報を前記受信
    データのタイミングで記憶する記憶部と、この記憶部が
    出力する前記記憶情報を四捨五入する数値演算部とを備
    えたことを特徴とする請求項１，２または請求項３記載
    のビット同期回路。
  5. 【請求項５】 前記サンプリング手段がＤ型フリップフ
    ロップで構成したことを特徴とする請求項１または請求
    項２記載のビット同期回路。
  6. 【請求項６】 前記ラッチ手段がＤ型フリップフロップ
    で構成したことを特徴とする請求項３記載のビット同期
    回路。
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