JP2798010B2 - 差動デコード回路 - Google Patents
差動デコード回路Info
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
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Description
【０００１】
【発明の属する技術分野】本発明は差動デコード回路に
関し、特に差動接続された一対のトランジスタの一方の
ベースに基準バイアス電圧を供給し他方のベースにデコ
ードされるべき入力信号を供給することにより、両トラ
ンジスタのコレクタ出力に入力信号に応じたデコード出
力を導出するように構成された差動デコード回路に関す
る。
関し、特に差動接続された一対のトランジスタの一方の
ベースに基準バイアス電圧を供給し他方のベースにデコ
ードされるべき入力信号を供給することにより、両トラ
ンジスタのコレクタ出力に入力信号に応じたデコード出
力を導出するように構成された差動デコード回路に関す
る。
【０００２】
【従来の技術】従来のこの種の差動デコード回路の構成
例を図４を参照して説明する。図４において、定電流源
１を動作電流とする一対の差動ＰＮＰトランジスタ５，
６がエミッタ共通接続されており、トランジスタ５のベ
ース入力３にはデコードされるべき１つの入力信号が印
加されている。そして、トランジスタ６のベースには定
電圧源２の電圧が印加されており、トランジスタ５，ト
ランジスタ６により１段目の差動回路を構成している。
例を図４を参照して説明する。図４において、定電流源
１を動作電流とする一対の差動ＰＮＰトランジスタ５，
６がエミッタ共通接続されており、トランジスタ５のベ
ース入力３にはデコードされるべき１つの入力信号が印
加されている。そして、トランジスタ６のベースには定
電圧源２の電圧が印加されており、トランジスタ５，ト
ランジスタ６により１段目の差動回路を構成している。
【０００３】トランジスタ５，６の各コレクタには２段
目の差動回路が更に接続されている。トランジスタ５の
コレクタに接続された差動回路はＰＮＰトランジスタ
７，８からなり、トランジスタ７のベース入力４にはデ
コードされるべき他の入力信号が印加され、トランジス
タ８のベースには定電圧源７２の電圧が印加されてい
る。トランジスタ６のコレクタに接続された差動回路は
ＰＮＰトランジスタ９，１０からなり、トランジスタ９
のベースには定電圧源７２の電圧が印加され、トランジ
スタ１０のベースには入力４の信号が印加されている。
目の差動回路が更に接続されている。トランジスタ５の
コレクタに接続された差動回路はＰＮＰトランジスタ
７，８からなり、トランジスタ７のベース入力４にはデ
コードされるべき他の入力信号が印加され、トランジス
タ８のベースには定電圧源７２の電圧が印加されてい
る。トランジスタ６のコレクタに接続された差動回路は
ＰＮＰトランジスタ９，１０からなり、トランジスタ９
のベースには定電圧源７２の電圧が印加され、トランジ
スタ１０のベースには入力４の信号が印加されている。
【０００４】そして、２段目の各差動回路の全てのトラ
ンジスタ７〜１０の各コレクタ負荷１８〜２１（抵抗素
子）から、２ビット入力３，４のデコード出力２５〜２
８は夫々導出されるようになっている。
ンジスタ７〜１０の各コレクタ負荷１８〜２１（抵抗素
子）から、２ビット入力３，４のデコード出力２５〜２
８は夫々導出されるようになっている。
【０００５】かかる構成において、第１段目の差動入力
３からハイレベルの電圧（Ｖccであり、回路の動作電源
電圧とする）が入力されると、トランジスタ５のベース
電位がトランジスタ６のそれより高くなり、よってトラ
ンジスタ６がオンとなる。このオントランジスタ６によ
って定電流源１の電流が２段目の差動回路のトランジス
タ９，１０のいずれかへ流れることになる。
３からハイレベルの電圧（Ｖccであり、回路の動作電源
電圧とする）が入力されると、トランジスタ５のベース
電位がトランジスタ６のそれより高くなり、よってトラ
ンジスタ６がオンとなる。このオントランジスタ６によ
って定電流源１の電流が２段目の差動回路のトランジス
タ９，１０のいずれかへ流れることになる。
【０００６】この時、第２段目の差動入力４がハイレベ
ルであると、トランジスタ９がオンとなってそのコレク
タ負荷抵抗２０に上記電流が流れて出力２７のみがハイ
レベルとなるのである。
ルであると、トランジスタ９がオンとなってそのコレク
タ負荷抵抗２０に上記電流が流れて出力２７のみがハイ
レベルとなるのである。
【０００７】すなわち、２ビットの入力３，４のレベル
の組合せに応じて出力２５〜２８の１つにのみハイレベ
ルが現れて、２ビットの差動デコード回路として動作す
ることになる。
の組合せに応じて出力２５〜２８の１つにのみハイレベ
ルが現れて、２ビットの差動デコード回路として動作す
ることになる。
【０００８】
【発明が解決しようとする課題】この例では差動第１段
の入力３に０Ｖが与えられた場合、上記電流はトランジ
スタ５を流れるが、差動第２段を構成するトランジスタ
において上記電流がベースに流れ込んでしまうために、
トランジスタが正常に動作しなくなり出力を得ることが
できなくなってしまう。
の入力３に０Ｖが与えられた場合、上記電流はトランジ
スタ５を流れるが、差動第２段を構成するトランジスタ
において上記電流がベースに流れ込んでしまうために、
トランジスタが正常に動作しなくなり出力を得ることが
できなくなってしまう。
【０００９】すなわち、ハイレベルがＶcc、ローレベル
が０Ｖの論理振幅の信号を入力すると安定動作しない。
このために、ＣＭＯＳ（コンプリメンタリＭＯＳ）ロジ
ックレベルをＥＣＬ（エミッタ結合ロジック）レベルに
変換する等の手段を必要としている。
が０Ｖの論理振幅の信号を入力すると安定動作しない。
このために、ＣＭＯＳ（コンプリメンタリＭＯＳ）ロジ
ックレベルをＥＣＬ（エミッタ結合ロジック）レベルに
変換する等の手段を必要としている。
【００１０】また、この例は差動２段の構成となってい
るが、多ビット入力にする場合、それに応じて多段構成
とする必要があるが、限られた電源の範囲内では差動接
続段を増やすことが難しく、また高電位の出力を得るこ
ともできないという問題がある。
るが、多ビット入力にする場合、それに応じて多段構成
とする必要があるが、限られた電源の範囲内では差動接
続段を増やすことが難しく、また高電位の出力を得るこ
ともできないという問題がある。
【００１１】本発明の目的は、ハイレベルがＶcc，ロー
レベルが０Ｖの論理振幅の入力信号でも安定に動作する
ことが可能な差動デコード回路を提供することである。
レベルが０Ｖの論理振幅の入力信号でも安定に動作する
ことが可能な差動デコード回路を提供することである。
【００１２】本発明の他の目的は、被デコード入力を多
ビット信号とするために差動接続段を増やす場合にも高
電圧源を用いることなく高電位出力を得ることができる
ようにした差動デコード回路を提供することである。
ビット信号とするために差動接続段を増やす場合にも高
電圧源を用いることなく高電位出力を得ることができる
ようにした差動デコード回路を提供することである。
【００１３】
【課題を解決するための手段】本発明によれば、差動対
の第１及び第２のトランジスタを有する第１段目の差動
回路と、前記第１のトランジスタのコレクタに共通エミ
ッタが接続された差動対の第３及び第４のトランジスタ
を有する第２段目の差動回路と、前記第２のトランジス
タのコレクタに共通エミッタが接続された差動対の第５
及び第６のトランジスタを有する第２段目の差動回路
と、定電圧源とを含み、 前記第１のトランジスタのベー
スに前記定電圧源により決定される一定電圧をバイアス
として供給し、 前記第２のトランジスタのベースに前記
定電圧源により決定される一定電圧か入力信号に応じた
電圧かを、第１の入力信号に応じて供給し、 前記第３及
び第５のトランジスタのベースに前記定電圧源により決
定される一定電圧をバイアスとして供給し、 前記第４及
び第６のトランジスタのベースに前記定電圧源により決
定される一定電圧か入力信号に応じた電圧かを、第２の
入力信号に応じて供給し、 前記第３〜第６のトランジス
タのコレクタ出力から前記第１及び第２の入力信号に応
じたデコード出力を導出するようにしたことを特徴とす
る差動デコード回路が得られる。
の第１及び第２のトランジスタを有する第１段目の差動
回路と、前記第１のトランジスタのコレクタに共通エミ
ッタが接続された差動対の第３及び第４のトランジスタ
を有する第２段目の差動回路と、前記第２のトランジス
タのコレクタに共通エミッタが接続された差動対の第５
及び第６のトランジスタを有する第２段目の差動回路
と、定電圧源とを含み、 前記第１のトランジスタのベー
スに前記定電圧源により決定される一定電圧をバイアス
として供給し、 前記第２のトランジスタのベースに前記
定電圧源により決定される一定電圧か入力信号に応じた
電圧かを、第１の入力信号に応じて供給し、 前記第３及
び第５のトランジスタのベースに前記定電圧源により決
定される一定電圧をバイアスとして供給し、 前記第４及
び第６のトランジスタのベースに前記定電圧源により決
定される一定電圧か入力信号に応じた電圧かを、第２の
入力信号に応じて供給し、 前記第３〜第６のトランジス
タのコレクタ出力から前記第１及び第２の入力信号に応
じたデコード出力を導出するようにしたことを特徴とす
る差動デコード回路が得られる。
【００１４】更に本発明によれば、各々が差動対の第１
及び第２のトランジスタを有し前記第１のトランジスタ
のベースの各々に対して所定の基準バイアス電圧が夫々
供給された複数の差動回路を縦型にｎ段（ｎは２以上の
整数）接続し、各段の差動回路の前記第２のトランジス
タのベースの各々にデコードされるべき入力信号を供給
することにより、第ｎ段目の各差動回路の前記第１及び
第２のトランジスタの各コレクタ出力に前記入力信号に
応じたデコード出力を導出するように構成された差動デ
コード回路であって、前記差動回路の各々の前記第１の
トランジスタの各ベースに定電圧源により夫々決定され
る一定電圧をバイアスとして供給し、前記差動回路の各
々の前記第２のトランジスタの各ベースに対応入力信号
のレベルに応じて前記入力信号により決定される電圧か
前記定電圧源により夫々決定される一定電圧かを夫々供
給するようにしたことを特徴とする差動デコード回路が
得られる。
及び第２のトランジスタを有し前記第１のトランジスタ
のベースの各々に対して所定の基準バイアス電圧が夫々
供給された複数の差動回路を縦型にｎ段（ｎは２以上の
整数）接続し、各段の差動回路の前記第２のトランジス
タのベースの各々にデコードされるべき入力信号を供給
することにより、第ｎ段目の各差動回路の前記第１及び
第２のトランジスタの各コレクタ出力に前記入力信号に
応じたデコード出力を導出するように構成された差動デ
コード回路であって、前記差動回路の各々の前記第１の
トランジスタの各ベースに定電圧源により夫々決定され
る一定電圧をバイアスとして供給し、前記差動回路の各
々の前記第２のトランジスタの各ベースに対応入力信号
のレベルに応じて前記入力信号により決定される電圧か
前記定電圧源により夫々決定される一定電圧かを夫々供
給するようにしたことを特徴とする差動デコード回路が
得られる。
【００１５】
【発明の実施の形態】本発明の作用は次の如くである。
すなわち、差動接続された一対のトランジスタの一方の
ベースには、定電圧源にて決定される基準バイアス電圧
を与え、他方のベースには、入力に応じて当該定電圧源
にて決定されるバイアス電圧（クランプ電圧）が入力電
圧に応じて決定される電圧を択一的に与える構成とす
る。これにより、ハイレベルがＶcc，ローレベルが０Ｖ
の論理振幅の入力信号に対しても安定に動作する。
すなわち、差動接続された一対のトランジスタの一方の
ベースには、定電圧源にて決定される基準バイアス電圧
を与え、他方のベースには、入力に応じて当該定電圧源
にて決定されるバイアス電圧（クランプ電圧）が入力電
圧に応じて決定される電圧を択一的に与える構成とす
る。これにより、ハイレベルがＶcc，ローレベルが０Ｖ
の論理振幅の入力信号に対しても安定に動作する。
【００１６】また、差動接続された一方のトランジスタ
のベースと他方のベースとの電圧差をＶBE／２（ＶBEは
バイポーラトランジスタのベース・エミッタ間電圧）と
することにより、高電源とすることなく多ビット入力と
するに必要な差動接続段を増すことができ、また高電位
出力を得ることもできる。
のベースと他方のベースとの電圧差をＶBE／２（ＶBEは
バイポーラトランジスタのベース・エミッタ間電圧）と
することにより、高電源とすることなく多ビット入力と
するに必要な差動接続段を増すことができ、また高電位
出力を得ることもできる。
【００１７】以下に、本発明の実施例について図面を参
照しつつ詳述する。
照しつつ詳述する。
【００１８】図１は本発明の一実施例の回路図であり、
図４と同等部分は同一符号により示している。定電流源
１と、１段目差動回路の差動対トランジスタ５，６と、
２段目の差動回路の差動対トランジスタ７〜１０と、各
コレクタ負荷抵抗１８〜２１との各接続関係は図４のそ
れと同一である。
図４と同等部分は同一符号により示している。定電流源
１と、１段目差動回路の差動対トランジスタ５，６と、
２段目の差動回路の差動対トランジスタ７〜１０と、各
コレクタ負荷抵抗１８〜２１との各接続関係は図４のそ
れと同一である。
【００１９】各トランジスタのベースバイアス回路の構
成に本発明の特徴がある。第１段目の差動回路のトラン
ジスタ５のベースバイアスとしては、入力３によりオン
オフされるＮＰＮトランジスタ１３のエミッタ出力が用
いられており、また定電圧源２の電圧をＮＰＮトランジ
スタ１１，１４の各ＶBE（２・ＶBE）だけレベルシフト
した電圧をも用いられており、いずれの電圧がトランジ
スタ５のベースバイアスとなるかは、トランジスタ１３
のベース入力３の信号レベルにより決定される。
成に本発明の特徴がある。第１段目の差動回路のトラン
ジスタ５のベースバイアスとしては、入力３によりオン
オフされるＮＰＮトランジスタ１３のエミッタ出力が用
いられており、また定電圧源２の電圧をＮＰＮトランジ
スタ１１，１４の各ＶBE（２・ＶBE）だけレベルシフト
した電圧をも用いられており、いずれの電圧がトランジ
スタ５のベースバイアスとなるかは、トランジスタ１３
のベース入力３の信号レベルにより決定される。
【００２０】トランジスタ６のベースバイアスとして
は、定電圧源２の電圧をトランジスタ１１のＶBEだけレ
ベルシフトした電圧が用いられている。第２段目の差動
回路のトランジスタ７，１０のベースバイアスとして
は、入力４の電圧をＮＰＮトランジスタ１５，１７の各
ＶBE（２・ＶBE）だけレベルシフト電圧が用いられてお
り、また定電圧源２をＮＰＮトランジスタ１１，１２，
１６の各ＶBE（３・ＶBE）だけレベルシフト電圧をも用
いられており、いずれの電圧がトランジスタ７，１０の
ベースバイアスとなるかは、トランジスタ１５のベース
入力４の信号レベルにより決定される。
は、定電圧源２の電圧をトランジスタ１１のＶBEだけレ
ベルシフトした電圧が用いられている。第２段目の差動
回路のトランジスタ７，１０のベースバイアスとして
は、入力４の電圧をＮＰＮトランジスタ１５，１７の各
ＶBE（２・ＶBE）だけレベルシフト電圧が用いられてお
り、また定電圧源２をＮＰＮトランジスタ１１，１２，
１６の各ＶBE（３・ＶBE）だけレベルシフト電圧をも用
いられており、いずれの電圧がトランジスタ７，１０の
ベースバイアスとなるかは、トランジスタ１５のベース
入力４の信号レベルにより決定される。
【００２１】トランジスタ８，９のベースバイアスとし
ては、定電圧源２の電圧をトランジスタ１１，１２の各
ＶBE（２・ＶBE）だけレベルシフト電圧が用いられてい
る。
ては、定電圧源２の電圧をトランジスタ１１，１２の各
ＶBE（２・ＶBE）だけレベルシフト電圧が用いられてい
る。
【００２２】定電流源２３はトランジスタ１３，１４の
動作電流を生成し、定電流源２４はトランジスタ１５〜
１６の動作電流を生成し、定電流源２９はトランジスタ
１１，１２の動作電流を生成するものである。
動作電流を生成し、定電流源２４はトランジスタ１５〜
１６の動作電流を生成し、定電流源２９はトランジスタ
１１，１２の動作電流を生成するものである。
【００２３】かかる構成において、入力３からロー入力
（０Ｖ）された場合、トランジスタ１３がカットオフし
てトランジスタ５のベースにはトランジスタ１４のエミ
ッタフォロワを介して（定電圧−２・ＶBE）が与えられ
る。また、入力３からハイ入力（Ｖcc）された場合、ト
ランジスタ１３のエミッタフォロワを介してトランジス
タ５のベースには（入力電圧−ＶBE）が与えられる。
（０Ｖ）された場合、トランジスタ１３がカットオフし
てトランジスタ５のベースにはトランジスタ１４のエミ
ッタフォロワを介して（定電圧−２・ＶBE）が与えられ
る。また、入力３からハイ入力（Ｖcc）された場合、ト
ランジスタ１３のエミッタフォロワを介してトランジス
タ５のベースには（入力電圧−ＶBE）が与えられる。
【００２４】すなわち、入力３からの入力信号がローの
場合は、（トランジスタ５のベース電位＜トランジスタ
６のベース電位）となり、定電流源１が供給する電流は
トランジスタ５を通り、ハイ入力の場合には、（トラン
ジスタ５のベース電位＞トランジスタ６のベース電位）
となり、定電流源１の電流はトランジスタ６を通り第２
段目の差動回路へ流れ込む。
場合は、（トランジスタ５のベース電位＜トランジスタ
６のベース電位）となり、定電流源１が供給する電流は
トランジスタ５を通り、ハイ入力の場合には、（トラン
ジスタ５のベース電位＞トランジスタ６のベース電位）
となり、定電流源１の電流はトランジスタ６を通り第２
段目の差動回路へ流れ込む。
【００２５】この第２段目の差動回路においては、入力
４からロー入力された場合、トランジスタ１５がカット
オフし、トランジスタ７，１０のベースにはトランジス
タ１６のエミッタフォロワを介して（定電圧−３・ＶB
E）が与えられる。またハイ入力された場合、トランジ
スタ１７を介して（入力電圧−２・ＶBE）が与えられ
る。
４からロー入力された場合、トランジスタ１５がカット
オフし、トランジスタ７，１０のベースにはトランジス
タ１６のエミッタフォロワを介して（定電圧−３・ＶB
E）が与えられる。またハイ入力された場合、トランジ
スタ１７を介して（入力電圧−２・ＶBE）が与えられ
る。
【００２６】すなわち、入力４からの入力信号がローの
場合は、（トランジスタ７または１０のベース電位＜ト
ランジスタ８または９のベース電位）となり、第１段の
差動回路から流れ込む電流はトランジスタ７または１０
を通る。ハイ入力の場合は、（トランジスタ７または１
０のベース電位＞トランジスタ８または９のベース電
位）となり、電流はトランジスタ８または９を流れる。
場合は、（トランジスタ７または１０のベース電位＜ト
ランジスタ８または９のベース電位）となり、第１段の
差動回路から流れ込む電流はトランジスタ７または１０
を通る。ハイ入力の場合は、（トランジスタ７または１
０のベース電位＞トランジスタ８または９のベース電
位）となり、電流はトランジスタ８または９を流れる。
【００２７】以上のように、第２段目の差動回路の差動
接続されたトランジスタのうち１つが選択され、定電流
源１の電流を流すこととなり、同様に各々のトランジス
タのコレクタに接続された抵抗１８〜２１のうち１つに
当該の電流が流れる。選択された１つの抵抗の電圧降下
により、出力２５〜２８のうち１つからハイ出力を得る
ことができる。
接続されたトランジスタのうち１つが選択され、定電流
源１の電流を流すこととなり、同様に各々のトランジス
タのコレクタに接続された抵抗１８〜２１のうち１つに
当該の電流が流れる。選択された１つの抵抗の電圧降下
により、出力２５〜２８のうち１つからハイ出力を得る
ことができる。
【００２８】またハイ入力時、定電流源２３と２４が供
給する各電流はトランジスタ１３，トランジスタ１５と
１７とを流れ、ロー入力時には各々トランジスタ１４，
トランジスタ１６を流れる。定電流源２９が供給する電
流は常にトランジスタ１１と１２を流れ差動接続された
一方のトランジスタ６，８，９のベース電位を一定にす
る。
給する各電流はトランジスタ１３，トランジスタ１５と
１７とを流れ、ロー入力時には各々トランジスタ１４，
トランジスタ１６を流れる。定電流源２９が供給する電
流は常にトランジスタ１１と１２を流れ差動接続された
一方のトランジスタ６，８，９のベース電位を一定にす
る。
【００２９】図２に本発明の第２の実施例を示す。この
差動デコード回路は上述の図１の差動デコード回路と同
様に差動２段構成の２ビットデコード回路となってい
る。図２において図１と同等部分は同一符号にて示して
いる。
差動デコード回路は上述の図１の差動デコード回路と同
様に差動２段構成の２ビットデコード回路となってい
る。図２において図１と同等部分は同一符号にて示して
いる。
【００３０】図２において、トランジスタ１１のエミッ
タとトランジスタ６のベースとの間に、抵抗２２を追加
し、この抵抗２２に流れる電流（定電流源２９の電流）
を設定することにより、この抵抗２２の電圧降下をＶBE
／２となる様に予め設定されているものとする。従っ
て、トランジスタ６のベースには、（定電圧−（２／
３）・ＶBE）の電圧が与えられる。
タとトランジスタ６のベースとの間に、抵抗２２を追加
し、この抵抗２２に流れる電流（定電流源２９の電流）
を設定することにより、この抵抗２２の電圧降下をＶBE
／２となる様に予め設定されているものとする。従っ
て、トランジスタ６のベースには、（定電圧−（２／
３）・ＶBE）の電圧が与えられる。
【００３１】そして、トランジスタ１４のベースには、
ＰＮＰトランジスタ３０のエミッタを介して定電流源２
の電圧を与えて、トランジスタ１６のベースにはＮＰＮ
トランジスタ３１を介してトランジスタ３０のエミッタ
電圧を与えるようになっている。尚、定電流源３２はト
ランジスタ３０，３１の動作電流を生成するためのもの
である。
ＰＮＰトランジスタ３０のエミッタを介して定電流源２
の電圧を与えて、トランジスタ１６のベースにはＮＰＮ
トランジスタ３１を介してトランジスタ３０のエミッタ
電圧を与えるようになっている。尚、定電流源３２はト
ランジスタ３０，３１の動作電流を生成するためのもの
である。
【００３２】他の構成は図１のそれと同一であり、その
説明は省略する。
説明は省略する。
【００３３】差動第２段のトランジスタ８，９のベース
にはトランジスタ１２を介して（定電圧−（５／２）・
ＶBE）が与えられる。入力３，４からロー入力（０Ｖ）
されてトランジスタ１３，１５がカットオフした場合に
は、差動第１段のトランジスタ５のベースにはトランジ
スタ３０，１４のエミッタフォロワを介して（定電圧−
２・ＶBE）が与えられ、差動第２段のトランジスタ７，
１０のベースには、トランジスタ３０，３１，１６を介
して（定電圧−３・ＶBE）が与えられる。
にはトランジスタ１２を介して（定電圧−（５／２）・
ＶBE）が与えられる。入力３，４からロー入力（０Ｖ）
されてトランジスタ１３，１５がカットオフした場合に
は、差動第１段のトランジスタ５のベースにはトランジ
スタ３０，１４のエミッタフォロワを介して（定電圧−
２・ＶBE）が与えられ、差動第２段のトランジスタ７，
１０のベースには、トランジスタ３０，３１，１６を介
して（定電圧−３・ＶBE）が与えられる。
【００３４】この図２の第２の実施例では、差動対トラ
ンジスタのベース間電位差をＶBE／２としているので、
図１の第１の実施例の場合（ＶBE）に比して多ビット入
力の差動多数接続構成とした場合、電源電圧Ｖccを高電
圧とする必要がなく、逆に同じ電圧とした場合は、より
多段構成とすることができる。また、高電圧出力を得る
こともできることになる。
ンジスタのベース間電位差をＶBE／２としているので、
図１の第１の実施例の場合（ＶBE）に比して多ビット入
力の差動多数接続構成とした場合、電源電圧Ｖccを高電
圧とする必要がなく、逆に同じ電圧とした場合は、より
多段構成とすることができる。また、高電圧出力を得る
こともできることになる。
【００３５】図３は図２の実施例を３ビット入力の３段
接続構成とした場合の例であり、図２と同等部分は同一
符号にて示している。入力３，４の他に６４が付加され
て３ビット入力となっており、従って３段目の差動回路
が４個となっている。これ等３段目の各差動回路はトラ
ンジスタ４０〜４７の各差動接続トランジスタからな
り、各コレクタ抵抗４８〜５５から８ビットデコード出
力５６〜６３が得られる。
接続構成とした場合の例であり、図２と同等部分は同一
符号にて示している。入力３，４の他に６４が付加され
て３ビット入力となっており、従って３段目の差動回路
が４個となっている。これ等３段目の各差動回路はトラ
ンジスタ４０〜４７の各差動接続トランジスタからな
り、各コレクタ抵抗４８〜５５から８ビットデコード出
力５６〜６３が得られる。
【００３６】３段目の各差動回路の一方の各トランジス
タ４０，４３，４４，４７のベースバイアスのために、
ＮＰＮトランジスタ６５〜６７及びトランジスタ６８，
６９が追加されており、これ等トランジスタの動作電流
源として定電流源７１が追加されている。
タ４０，４３，４４，４７のベースバイアスのために、
ＮＰＮトランジスタ６５〜６７及びトランジスタ６８，
６９が追加されており、これ等トランジスタの動作電流
源として定電流源７１が追加されている。
【００３７】また、他方の各トランジスタ４１，４２，
４５，４６のベースバイアスのために、ＮＰＮトランジ
スタ７０が追加されており、その動作電流源として定電
流源２９が設けられている。
４５，４６のベースバイアスのために、ＮＰＮトランジ
スタ７０が追加されており、その動作電流源として定電
流源２９が設けられている。
【００３８】以上の構成においても、図１，２の回路と
同様、回路電源Ｖccを５Ｖとし、定電圧源２の電圧を４
〜５Ｖとして、低電圧化することができることになるの
である。
同様、回路電源Ｖccを５Ｖとし、定電圧源２の電圧を４
〜５Ｖとして、低電圧化することができることになるの
である。
【００３９】尚、第１，第２の実施例では差動スイッチ
をＰＮＰトランジスタ，クランプ回路をＮＰＮトランジ
スタで構成したが、ＰＮＰ型とＮＰＮ型を入れ替えても
同様の効果を得ることができる。
をＰＮＰトランジスタ，クランプ回路をＮＰＮトランジ
スタで構成したが、ＰＮＰ型とＮＰＮ型を入れ替えても
同様の効果を得ることができる。
【００４０】
【発明の効果】本発明によれば、差動ｎ段構成の差動デ
コード回路において、差動接続された一方のトランジス
タのベースに基準電位から決定される電位を与え、他方
のトランジスタのベースにも入力により基準電位から決
定されるクランプ電位を与えるクランプ回路のためのバ
イアス回路を有することで、ハイレベルがＶcc，ローレ
ベルが０Ｖの論理振幅の信号を入力した場合にも安定動
作することができるという効果がある。
コード回路において、差動接続された一方のトランジス
タのベースに基準電位から決定される電位を与え、他方
のトランジスタのベースにも入力により基準電位から決
定されるクランプ電位を与えるクランプ回路のためのバ
イアス回路を有することで、ハイレベルがＶcc，ローレ
ベルが０Ｖの論理振幅の信号を入力した場合にも安定動
作することができるという効果がある。
【００４１】また、差動接続された一方のトランジスタ
のベース電位と他方のトランジスタのベース電位との差
をＶBE／２とすることで、高電源にせずに多ビット入力
とするために差動接続段を増やすことができ、あるいは
高電位出力を得ることができる。
のベース電位と他方のトランジスタのベース電位との差
をＶBE／２とすることで、高電源にせずに多ビット入力
とするために差動接続段を増やすことができ、あるいは
高電位出力を得ることができる。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】本発明の別の実施例の回路図である。
【図４】従来の２ビット差動デコード回路の例を示す図
である。
である。
１，２３，２４，２９，３２，７１ 定電流源 ２ 定電圧源 ３，４，６４ 入力 ５，６ １段目の差動トランジスタ ７〜１０ ２段目の差動トランジスタ １１〜１７，３０，３１，６６〜７０ バイアストラン
ジスタ ８〜２１，４８〜５５ コレクタ抵抗 ２２ バイアス抵抗 ２５〜２８，５６〜６３ 出力
ジスタ ８〜２１，４８〜５５ コレクタ抵抗 ２２ バイアス抵抗 ２５〜２８，５６〜６３ 出力
Claims (5)
- 【請求項１】 差動対の第１及び第２のトランジスタを
有する第１段目の差動回路と、前記第１のトランジスタ
のコレクタに共通エミッタが接続された差動対の第３及
び第４のトランジスタを有する第２段目の差動回路と、
前記第２のトランジスタのコレクタに共通エミッタが接
続された差動対の第５及び第６のトランジスタを有する
第２段目の差動回路と、定電圧源とを含み、 前記第１のトランジスタのベースに前記定電圧源により
決定される一定電圧をバイアスとして供給し、 前記第２のトランジスタのベースに前記定電圧源により
決定される一定電圧か入力信号に応じた電圧かを、第１
の入力信号に応じて供給し、 前記第３及び第５のトランジスタのベースに前記定電圧
源により決定される一定電圧をバイアスとして供給し、 前記第４及び第６のトランジスタのベースに前記定電圧
源により決定される一定電圧か入力信号に応じた電圧か
を、第２の入力信号に応じて供給し、 前記第３〜第６のトランジスタのコレクタ出力から前記
第１及び第２の入力信号に応じたデコード出力を導出す
るようにした ことを特徴とする差動デコード回路。 - 【請求項２】 各々が差動対の第１及び第２のトランジ
スタを有し前記第１のトランジスタのベースの各々に対
して所定の基準バイアス電圧が夫々供給された複数の差
動回路を縦型にｎ段（ｎは２以上の整数）接続し、各段
の差動回路の前記第２のトランジスタのベースの各々に
デコードされるべき入力信号を供給することにより、第
ｎ段目の各差動回路の前記第１及び第２のトランジスタ
の各コレクタ出力に前記入力信号に応じたデコード出力
を導出するように構成された差動デコード回路であっ
て、 前記差動回路の各々の前記第１のトランジスタの各ベー
スに定電圧源により夫々決定される一定電圧をバイアス
として供給し、 前記差動回路の各々の前記第２のトランジスタの各ベー
スに対応入力信号のレベルに応じて前記入力信号により
決定される電圧か前記定電圧源により夫々決定される一
定電圧かを、夫々供給するようにしたことを特徴とする
差動デコード回路。 - 【請求項３】 前記定電圧源により決定される一定電圧
及び前記前記入力信号により決定される電圧は、これ等
電圧をトランジスタのベース・エミッタ間電圧に比例し
た電圧だけシフトした電圧であることを特徴とする請求
項１または２記載の差動デコード回路。 - 【請求項４】 前記差動回路の各々の前記第１及び第２
のトランジスタのベース電位の差を、これ等トランジス
タのベース・エミッタ間電圧の１／２に設定する電位差
設定手段を有することを特徴とする請求項２記載の差動
デコード回路。 - 【請求項５】 前記電位差設定手段は、抵抗素子とこの
抵抗素子に定電流を供給する定電流源とを有し、前記抵
抗素子の両端電位差を前記ベース・エミッタ間電圧の１
／２とするようにしたことを特徴とする請求項４記載の
差動デコード回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7189649A JP2798010B2 (ja) | 1995-07-26 | 1995-07-26 | 差動デコード回路 |
| US08/688,034 US5886653A (en) | 1995-07-26 | 1996-07-26 | Differential decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7189649A JP2798010B2 (ja) | 1995-07-26 | 1995-07-26 | 差動デコード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0946218A JPH0946218A (ja) | 1997-02-14 |
| JP2798010B2 true JP2798010B2 (ja) | 1998-09-17 |
Family
ID=16244858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7189649A Expired - Lifetime JP2798010B2 (ja) | 1995-07-26 | 1995-07-26 | 差動デコード回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5886653A (ja) |
| JP (1) | JP2798010B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1306910B1 (it) * | 1998-04-27 | 2001-10-11 | Sgs Thomson Microelectronics | Decodificatore differenziale ad elevata dinamica ed a consumo di arearidotto |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4571508A (en) * | 1981-10-08 | 1986-02-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Differential switch circuit |
| US5075567A (en) * | 1989-06-26 | 1991-12-24 | Nec Corporation | Electronic switch circuit |
| US5138318A (en) * | 1989-10-16 | 1992-08-11 | Matsushita Electric Industrial Co., Ltd. | Differential voltage buffer amplifier circuit and serial-parallel A-D converter |
| US5237214A (en) * | 1990-08-18 | 1993-08-17 | Hitachi, Ltd. | High speed logic circuit and semiconductor integrated circuit device including variable impedance to provide reduced power consumption |
-
1995
- 1995-07-26 JP JP7189649A patent/JP2798010B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-26 US US08/688,034 patent/US5886653A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5886653A (en) | 1999-03-23 |
| JPH0946218A (ja) | 1997-02-14 |
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