JP2795252B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
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- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
-
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- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
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- H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にシリンダー型キャパシタを採用したＤ
ＲＡＭ等の半導体記憶装置の製造方法に関するものであ
る。
方法に関し、特にシリンダー型キャパシタを採用したＤ
ＲＡＭ等の半導体記憶装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化に伴い、セル
サイズは縮小していく傾向にある。しかしながら、ソフ
トエラー耐性を向上させるために、キャパシタはある程
度の面積を確保しなければならない。このため、例えば
スタックトキャパシタセル、トレンチキャパシタセル等
の３次元構造のセルの採用が必須である。そして、半導
体基板上に積み上げる形態のスタックトキャパシタセル
には、さらに、単純型、シリンダー型、フィン型等、種
々のタイプのものが提案されている。
サイズは縮小していく傾向にある。しかしながら、ソフ
トエラー耐性を向上させるために、キャパシタはある程
度の面積を確保しなければならない。このため、例えば
スタックトキャパシタセル、トレンチキャパシタセル等
の３次元構造のセルの採用が必須である。そして、半導
体基板上に積み上げる形態のスタックトキャパシタセル
には、さらに、単純型、シリンダー型、フィン型等、種
々のタイプのものが提案されている。
【０００３】ここで、一般的なシリンダー型キャパシタ
の形成方法について説明する。まず、図１３（ａ）に示
すように、シリコン基板１上に拡散層領域２、フィール
ド酸化膜３（素子分離酸化膜）、ビット線４および層間
絶縁膜５を形成した後、シリンダーコア抜きの際のスト
ッパーとなるエッチストップ膜６を形成する。ここで、
一般的に層間絶縁膜５にはＢＰＳＧ膜を用いる。次に、
図１３（ｂ）に示すように、層間絶縁膜５に拡散層領域
２に達するようなコンタクト孔７を開口する。その後、
図１３（ｃ）に示すように、ポリシリコン膜８およびシ
リンダーのコアとなるＢＰＳＧ膜９を全面に形成する。
の形成方法について説明する。まず、図１３（ａ）に示
すように、シリコン基板１上に拡散層領域２、フィール
ド酸化膜３（素子分離酸化膜）、ビット線４および層間
絶縁膜５を形成した後、シリンダーコア抜きの際のスト
ッパーとなるエッチストップ膜６を形成する。ここで、
一般的に層間絶縁膜５にはＢＰＳＧ膜を用いる。次に、
図１３（ｂ）に示すように、層間絶縁膜５に拡散層領域
２に達するようなコンタクト孔７を開口する。その後、
図１３（ｃ）に示すように、ポリシリコン膜８およびシ
リンダーのコアとなるＢＰＳＧ膜９を全面に形成する。
【０００４】そして、図１４（ｄ）に示すように、フォ
トレジスト膜１０をマスクとしてポリシリコン膜８およ
びＢＰＳＧ膜９のパターニングを行うことにより、蓄積
電極形成領域にポリシリコン膜８およびＢＰＳＧ膜９を
残す（この段階でできた積層膜を以下、スタックと称す
る）。次に、フォトレジスト膜１０を除去し、全面に再
度ポリシリコン膜を形成した後、エッチバックを行うこ
とにより、図１４（ｅ）に示すように、スタック１１の
側壁のみにポリシリコン膜１２を残す。このようにし
て、スタック１１は、ポリシリコンからなる外壁の内部
にＢＰＳＧからなるコアが埋め込まれた状態となる。次
に、エッチストップ膜６に対して大きな選択比を持つエ
ッチング技術を用いてＢＰＳＧ膜９をエッチング除去す
ることによって、スタック１１は、図１４（ｆ）に示す
ようなコアが抜けたシリンダー型の形状となり、蓄積電
極１３が完成する。
トレジスト膜１０をマスクとしてポリシリコン膜８およ
びＢＰＳＧ膜９のパターニングを行うことにより、蓄積
電極形成領域にポリシリコン膜８およびＢＰＳＧ膜９を
残す（この段階でできた積層膜を以下、スタックと称す
る）。次に、フォトレジスト膜１０を除去し、全面に再
度ポリシリコン膜を形成した後、エッチバックを行うこ
とにより、図１４（ｅ）に示すように、スタック１１の
側壁のみにポリシリコン膜１２を残す。このようにし
て、スタック１１は、ポリシリコンからなる外壁の内部
にＢＰＳＧからなるコアが埋め込まれた状態となる。次
に、エッチストップ膜６に対して大きな選択比を持つエ
ッチング技術を用いてＢＰＳＧ膜９をエッチング除去す
ることによって、スタック１１は、図１４（ｆ）に示す
ようなコアが抜けたシリンダー型の形状となり、蓄積電
極１３が完成する。
【０００５】その後、容量絶縁膜、プレート電極を順次
形成することによってキャパシタ構造を得ることができ
る。この種のシリンダーキャパシタの形成方法が、特開
平６−２９４６３号公報に開示されている。そして、そ
こではエッチストップ膜の材料としてシリコン窒化膜を
用いた例が示されており、その際のコアＢＰＳＧ膜の除
去にはバッファードフッ酸を用いるのが一般的である。
その他、エッチストップ膜の材料にシリコン酸化膜を用
い、コアＢＰＳＧ膜の除去に選択気相ＨＦを使う手法も
ある（1992 IEDM TECHNICAL DIGEST pp.259-262）。
形成することによってキャパシタ構造を得ることができ
る。この種のシリンダーキャパシタの形成方法が、特開
平６−２９４６３号公報に開示されている。そして、そ
こではエッチストップ膜の材料としてシリコン窒化膜を
用いた例が示されており、その際のコアＢＰＳＧ膜の除
去にはバッファードフッ酸を用いるのが一般的である。
その他、エッチストップ膜の材料にシリコン酸化膜を用
い、コアＢＰＳＧ膜の除去に選択気相ＨＦを使う手法も
ある（1992 IEDM TECHNICAL DIGEST pp.259-262）。
【０００６】
【発明が解決しようとする課題】ここで、現状のフォト
リソグラフィー技術について考えてみる。フォトリソグ
ラフィー技術は、デバイスの微細化・高集積限界により
ほぼ限界に近づいてきている。例えば、露光装置自体の
目合わせ精度が３σで±０．０７μｍ程度であるのに対
し、０．２５μｍの最小設計ルールを用いて作製される
２５６ＭＤＲＡＭでの目合わせマージンは±０．０５μ
ｍ程度である。また、ＤＲＡＭのスタック工程では平坦
性の問題からサブアレイ端部でパターンが細くなるとい
う現象もある。このため、パターンの目合わせずれが生
じたり、パターンが所望の寸法よりも細くなることが多
々ある。
リソグラフィー技術について考えてみる。フォトリソグ
ラフィー技術は、デバイスの微細化・高集積限界により
ほぼ限界に近づいてきている。例えば、露光装置自体の
目合わせ精度が３σで±０．０７μｍ程度であるのに対
し、０．２５μｍの最小設計ルールを用いて作製される
２５６ＭＤＲＡＭでの目合わせマージンは±０．０５μ
ｍ程度である。また、ＤＲＡＭのスタック工程では平坦
性の問題からサブアレイ端部でパターンが細くなるとい
う現象もある。このため、パターンの目合わせずれが生
じたり、パターンが所望の寸法よりも細くなることが多
々ある。
【０００７】ところで、上記従来のシリンダーキャパシ
タの形成方法において、ストッパーを用いるプロセス
は、シリンダーのコアであるＢＰＳＧ膜とストッパーで
あるシリコン窒化膜またはシリコン酸化膜との選択比を
利用するものである。しかしながら、前述したように、
フォトリソグラフィー技術の限界から、コンタクト孔に
対してスタック形成時のレジストパターンが目合わせず
れを起こしたり、レジストパターンが小さくなってしま
った状態で、スタック形成のエッチングを行うと、図１
５（ｇ）に示すようなスリット１４が生じ、層間絶縁膜
５のＢＰＳＧ膜が露出してしまう。さらに、この状態で
コア抜きのためのＢＰＳＧ膜エッチングを行うと、エッ
チング液がスリット１４内に浸み込んで、図１５（ｈ）
に示すような空隙１５が生じ、層間絶縁膜５のＢＰＳＧ
膜が大きく後退してしまう。そして、この状態で洗浄等
のプロセスを通すと、下地との密着性が弱くなっている
ためにスタックが剥がれてしまい、その部分がキャパシ
タとして機能しなくなる、という重大な問題があった。
タの形成方法において、ストッパーを用いるプロセス
は、シリンダーのコアであるＢＰＳＧ膜とストッパーで
あるシリコン窒化膜またはシリコン酸化膜との選択比を
利用するものである。しかしながら、前述したように、
フォトリソグラフィー技術の限界から、コンタクト孔に
対してスタック形成時のレジストパターンが目合わせず
れを起こしたり、レジストパターンが小さくなってしま
った状態で、スタック形成のエッチングを行うと、図１
５（ｇ）に示すようなスリット１４が生じ、層間絶縁膜
５のＢＰＳＧ膜が露出してしまう。さらに、この状態で
コア抜きのためのＢＰＳＧ膜エッチングを行うと、エッ
チング液がスリット１４内に浸み込んで、図１５（ｈ）
に示すような空隙１５が生じ、層間絶縁膜５のＢＰＳＧ
膜が大きく後退してしまう。そして、この状態で洗浄等
のプロセスを通すと、下地との密着性が弱くなっている
ためにスタックが剥がれてしまい、その部分がキャパシ
タとして機能しなくなる、という重大な問題があった。
【０００８】本発明は、上記の課題を解決するためにな
されたものであって、コンタクトとスタックが目合わせ
ずれを起こしたり、スタック寸法が細くても、スタック
が剥がれることのない半導体装置の製造方法を提供する
ことを目的とする。
されたものであって、コンタクトとスタックが目合わせ
ずれを起こしたり、スタック寸法が細くても、スタック
が剥がれることのない半導体装置の製造方法を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法は、層間絶縁膜上
に積層されたキャパシタを有し、該キャパシタの蓄積電
極がその外周部を上方に突出させたシリンダー形状を有
する半導体装置の製造方法において、導電層を有する半
導体基板上に層間絶縁膜を形成した後、層間絶縁膜に導
電層に達するコンタクト孔を開口する工程と、層間絶縁
膜上およびコンタクト孔内にわたる全面に蓄積電極とな
る第１の導電膜を形成する工程と、全面に第１の絶縁膜
を形成する工程と、第１の絶縁膜および第１の導電膜を
蓄積電極形成領域に残すようにパターニングする工程
と、パターニングした第１の絶縁膜および第１の導電膜
の側 壁に蓄積電極の外周部となる第２の導電膜を形成す
る工程と、その上面が第１の絶縁膜の上面より高くなる
ように第２の絶縁膜を全面に形成する工程と、第１の絶
縁膜上面が露出するまで第２の絶縁膜を除去する工程
と、第１の絶縁膜が除去されるまで第１の導電膜および
第２の導電膜に対して選択比の得られる条件で第１の絶
縁膜および第２の絶縁膜のエッチバックを行う工程、を
有することを特徴とするものである。
めに、本発明の半導体装置の製造方法は、層間絶縁膜上
に積層されたキャパシタを有し、該キャパシタの蓄積電
極がその外周部を上方に突出させたシリンダー形状を有
する半導体装置の製造方法において、導電層を有する半
導体基板上に層間絶縁膜を形成した後、層間絶縁膜に導
電層に達するコンタクト孔を開口する工程と、層間絶縁
膜上およびコンタクト孔内にわたる全面に蓄積電極とな
る第１の導電膜を形成する工程と、全面に第１の絶縁膜
を形成する工程と、第１の絶縁膜および第１の導電膜を
蓄積電極形成領域に残すようにパターニングする工程
と、パターニングした第１の絶縁膜および第１の導電膜
の側 壁に蓄積電極の外周部となる第２の導電膜を形成す
る工程と、その上面が第１の絶縁膜の上面より高くなる
ように第２の絶縁膜を全面に形成する工程と、第１の絶
縁膜上面が露出するまで第２の絶縁膜を除去する工程
と、第１の絶縁膜が除去されるまで第１の導電膜および
第２の導電膜に対して選択比の得られる条件で第１の絶
縁膜および第２の絶縁膜のエッチバックを行う工程、を
有することを特徴とするものである。
【００１０】また、前記のように、蓄積電極となる第１
の導電膜を全面に形成するとともにコンタクト孔内を第
１の導電膜で埋め込むことに代えて、まず、コンタクト
孔内に選択的に第１の導電膜を形成した後、全面に蓄積
電極となる第２の導電膜を形成するようにしてもよい。
あるいは、まず、層間絶縁膜上にストッパー絶縁膜を形
成した後、コンタクト孔を開口し、蓄積電極となる第１
の導電膜を全面に形成するとともにコンタクト孔内を第
１の導電膜で埋め込むようにしてもよい。
の導電膜を全面に形成するとともにコンタクト孔内を第
１の導電膜で埋め込むことに代えて、まず、コンタクト
孔内に選択的に第１の導電膜を形成した後、全面に蓄積
電極となる第２の導電膜を形成するようにしてもよい。
あるいは、まず、層間絶縁膜上にストッパー絶縁膜を形
成した後、コンタクト孔を開口し、蓄積電極となる第１
の導電膜を全面に形成するとともにコンタクト孔内を第
１の導電膜で埋め込むようにしてもよい。
【００１１】本発明によれば、フォトリソグラフィー工
程でコンタクト孔パターンと第１の絶縁膜および第１の
導電膜のパターンとの間に目合わせずれが生じたり、第
１の絶縁膜および第１の導電膜のパターンが細くなるこ
とで層間絶縁膜にスリットが生じても、その後、スリッ
トが第２の絶縁膜によって埋め込まれ、かつ、シリンダ
ーのコアである第１の絶縁膜の膜厚より第２の絶縁膜の
膜厚の方が厚いため、第１の絶縁膜の除去、すなわちシ
リンダーのコア抜きを行う際に層間絶縁膜が露出せず、
層間絶縁膜がエッチングされることがない。
程でコンタクト孔パターンと第１の絶縁膜および第１の
導電膜のパターンとの間に目合わせずれが生じたり、第
１の絶縁膜および第１の導電膜のパターンが細くなるこ
とで層間絶縁膜にスリットが生じても、その後、スリッ
トが第２の絶縁膜によって埋め込まれ、かつ、シリンダ
ーのコアである第１の絶縁膜の膜厚より第２の絶縁膜の
膜厚の方が厚いため、第１の絶縁膜の除去、すなわちシ
リンダーのコア抜きを行う際に層間絶縁膜が露出せず、
層間絶縁膜がエッチングされることがない。
【００１２】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図３を参照して説明する。図１〜図３は本実施
の形態の半導体装置の製造方法を工程順を追って示すプ
ロセスフロー図である。なお、以下の実施の形態で用い
る全ての図面では本発明の特徴であるシリンダーキャパ
シタの部分だけを示し、ゲート電極等、半導体装置中に
当然存在する他の部分については図示および説明を省略
する。
を図１〜図３を参照して説明する。図１〜図３は本実施
の形態の半導体装置の製造方法を工程順を追って示すプ
ロセスフロー図である。なお、以下の実施の形態で用い
る全ての図面では本発明の特徴であるシリンダーキャパ
シタの部分だけを示し、ゲート電極等、半導体装置中に
当然存在する他の部分については図示および説明を省略
する。
【００１３】まず、図１（ａ）に示すように、シリコン
基板１７（半導体基板）上に拡散層領域１８（導電
層）、素子分離酸化膜１９、ビット線２０および層間絶
縁膜２１を形成した後、拡散層領域１８にまで達するコ
ンタクト孔２２を開口する。そして、図１（ｂ）に示す
ように、全面にコンタクトプラグおよび蓄積電極となる
例えば膜厚０．２μｍ程度のポリシリコン膜２３（第１
の導電膜）、およびシリンダーのコアとなる膜厚０．８
μｍ程度のＢＰＳＧ膜２４（第１の絶縁膜）を順次形成
する。この際、ポリシリコン膜２３には、不純物として
例えばリンを１×１０20［atom/cm3］程度導入してお
く。
基板１７（半導体基板）上に拡散層領域１８（導電
層）、素子分離酸化膜１９、ビット線２０および層間絶
縁膜２１を形成した後、拡散層領域１８にまで達するコ
ンタクト孔２２を開口する。そして、図１（ｂ）に示す
ように、全面にコンタクトプラグおよび蓄積電極となる
例えば膜厚０．２μｍ程度のポリシリコン膜２３（第１
の導電膜）、およびシリンダーのコアとなる膜厚０．８
μｍ程度のＢＰＳＧ膜２４（第１の絶縁膜）を順次形成
する。この際、ポリシリコン膜２３には、不純物として
例えばリンを１×１０20［atom/cm3］程度導入してお
く。
【００１４】その後、図１（ｃ）に示すように、フォト
リソグラフィー技術を用いてスタックレジスト膜２５を
マスクとしてＢＰＳＧ膜２４およびポリシリコン膜２３
のパターニングを行うことにより、スタック２６を形成
する。次に、スタックレジスト膜２５を除去し、全面に
膜厚０．１μｍ程度のポリシリコン膜（第２の導電膜）
を形成した後、エッチバックを行うことにより、図２
（ｄ）に示すように、スタック２６の側壁のみにポリシ
リコン膜２７を残す。このようにして、スタック２６
は、ポリシリコンからなる外壁の内部にＢＰＳＧからな
るコアが埋め込まれた状態となる。この際、ポリシリコ
ン膜２７には、不純物として例えばリンを１×１０
20［atom/cm3］程度導入しておく。
リソグラフィー技術を用いてスタックレジスト膜２５を
マスクとしてＢＰＳＧ膜２４およびポリシリコン膜２３
のパターニングを行うことにより、スタック２６を形成
する。次に、スタックレジスト膜２５を除去し、全面に
膜厚０．１μｍ程度のポリシリコン膜（第２の導電膜）
を形成した後、エッチバックを行うことにより、図２
（ｄ）に示すように、スタック２６の側壁のみにポリシ
リコン膜２７を残す。このようにして、スタック２６
は、ポリシリコンからなる外壁の内部にＢＰＳＧからな
るコアが埋め込まれた状態となる。この際、ポリシリコ
ン膜２７には、不純物として例えばリンを１×１０
20［atom/cm3］程度導入しておく。
【００１５】次に、図２（ｅ）に示すように、例えば膜
厚０．８μｍ程度のＢＰＳＧ膜２８（第２の絶縁膜）を
全面に形成する。そして、図２（ｆ）に示すように、コ
アのＢＰＳＧ膜２４上面およびスタック２６側壁のポリ
シリコン膜２７の最上部が露出する程度にまでＢＰＳＧ
膜２８をエッチングする。この際、図には示していない
が、エッチングを行うのはメモリセル内のみであり、メ
モリセルの外側ではエッチングが進行しないようにフォ
トリソグラフィー技術を用いてレジストパターンを形成
しておく。また、レジストパターンを形成せずに、ＣＭ
Ｐ（ChemicalMechanical Polishing）によって上部のＢ
ＰＳＧ膜２８を除去するようにしてもよい。これによ
り、スタック２６の周囲はＢＰＳＧ膜２８で埋め込まれ
た状態となる。
厚０．８μｍ程度のＢＰＳＧ膜２８（第２の絶縁膜）を
全面に形成する。そして、図２（ｆ）に示すように、コ
アのＢＰＳＧ膜２４上面およびスタック２６側壁のポリ
シリコン膜２７の最上部が露出する程度にまでＢＰＳＧ
膜２８をエッチングする。この際、図には示していない
が、エッチングを行うのはメモリセル内のみであり、メ
モリセルの外側ではエッチングが進行しないようにフォ
トリソグラフィー技術を用いてレジストパターンを形成
しておく。また、レジストパターンを形成せずに、ＣＭ
Ｐ（ChemicalMechanical Polishing）によって上部のＢ
ＰＳＧ膜２８を除去するようにしてもよい。これによ
り、スタック２６の周囲はＢＰＳＧ膜２８で埋め込まれ
た状態となる。
【００１６】その後、図３（ｇ）に示すように、コアの
ＢＰＳＧ膜２４が除去されてポリシリコン膜２３の上面
が完全に露出する程度にまで、例えば希フッ酸を用いて
全面エッチバックを行う。これにより、スタック２６は
コアが抜けたシリンダー型の形状となり、表面積の大き
い蓄積電極２９が完成する。そして、容量絶縁膜、プレ
ート電極を順次形成することによってキャパシタ構造を
得ることができる。
ＢＰＳＧ膜２４が除去されてポリシリコン膜２３の上面
が完全に露出する程度にまで、例えば希フッ酸を用いて
全面エッチバックを行う。これにより、スタック２６は
コアが抜けたシリンダー型の形状となり、表面積の大き
い蓄積電極２９が完成する。そして、容量絶縁膜、プレ
ート電極を順次形成することによってキャパシタ構造を
得ることができる。
【００１７】また、スタック２６を形成した後にスタッ
ク２６を埋め込む膜として、ＢＰＳＧ膜２８の代わりに
シリコン酸化膜（第２の絶縁膜）を用いてもよい。その
場合、ＢＰＳＧ膜よりシリコン酸化膜の方が希フッ酸に
対するエッチングレートが小さいため、図３（ｈ）に示
すように、スタック２６の外側にＢＰＳＧ膜２８の場合
よりも厚いシリコン酸化膜３０が残った状態となる。そ
の後、同様に容量絶縁膜、プレート電極を順次形成する
ことによってキャパシタ構造を得ることができる。
ク２６を埋め込む膜として、ＢＰＳＧ膜２８の代わりに
シリコン酸化膜（第２の絶縁膜）を用いてもよい。その
場合、ＢＰＳＧ膜よりシリコン酸化膜の方が希フッ酸に
対するエッチングレートが小さいため、図３（ｈ）に示
すように、スタック２６の外側にＢＰＳＧ膜２８の場合
よりも厚いシリコン酸化膜３０が残った状態となる。そ
の後、同様に容量絶縁膜、プレート電極を順次形成する
ことによってキャパシタ構造を得ることができる。
【００１８】以下、本発明の第２の実施の形態を図４〜
図８を参照して説明する。図４〜図８は本実施の形態の
半導体装置の製造方法を工程順を追って示すプロセスフ
ロー図である。本実施の形態の製造方法が第１の実施の
形態と異なる点は、蓄積電極となるポリシリコンのうち
コンタクトプラグの部分を別個に形成する点である。
図８を参照して説明する。図４〜図８は本実施の形態の
半導体装置の製造方法を工程順を追って示すプロセスフ
ロー図である。本実施の形態の製造方法が第１の実施の
形態と異なる点は、蓄積電極となるポリシリコンのうち
コンタクトプラグの部分を別個に形成する点である。
【００１９】まず、図４（ａ）に示すように、シリコン
基板１７上に拡散層領域１８、素子分離酸化膜１９、ビ
ット線２０および層間絶縁膜２１を形成した後、拡散層
領域１８にまで達するコンタクト孔２２を開口する。次
に、例えば膜厚０．２μｍ程度のポリシリコン膜（第１
の導電膜）を全面に形成した後、全面エッチバックを行
うことにより、図４（ｂ）に示すように、コンタクト孔
２２内にのみポリシリコン膜が残るようにしてポリシリ
コンプラグ３１を形成する。なお、このポリシリコンプ
ラグ３１に関しては、選択ポリシリコン成長技術を用い
て形成してもよい。また、このポリシリコンプラグ３１
中には、不純物として例えばリンを１×１０20［atom/c
m3］程度導入しておく。
基板１７上に拡散層領域１８、素子分離酸化膜１９、ビ
ット線２０および層間絶縁膜２１を形成した後、拡散層
領域１８にまで達するコンタクト孔２２を開口する。次
に、例えば膜厚０．２μｍ程度のポリシリコン膜（第１
の導電膜）を全面に形成した後、全面エッチバックを行
うことにより、図４（ｂ）に示すように、コンタクト孔
２２内にのみポリシリコン膜が残るようにしてポリシリ
コンプラグ３１を形成する。なお、このポリシリコンプ
ラグ３１に関しては、選択ポリシリコン成長技術を用い
て形成してもよい。また、このポリシリコンプラグ３１
中には、不純物として例えばリンを１×１０20［atom/c
m3］程度導入しておく。
【００２０】次に、図４（ｃ）に示すように、全面に例
えば膜厚０．２μｍ程度のポリシリコン膜３２（第２の
導電膜）、膜厚０．８μｍ程度のＢＰＳＧ膜２４（第１
の絶縁膜）を順次形成する。この際、ポリシリコン膜３
２には、不純物として例えばリンを１×１０20［atom/c
m3］程度導入しておく。そして、図５（ｄ）に示すよう
に、フォトリソグラフィー技術を用いてスタックレジス
ト膜２５をマスクとしてポリシリコン膜３２およびＢＰ
ＳＧ膜２４のパターニングを行うことにより、スタック
３３を形成する。次に、スタックレジスト膜２５を除去
し、全面に膜厚０．１μｍ程度のポリシリコン膜（第３
の導電膜）を形成した後、エッチバックを行うことによ
り、図５（ｅ）に示すように、スタック３３の側壁のみ
にポリシリコン膜２７を残す。この際、ポリシリコン膜
２７には、不純物として例えばリンを１×１０20［atom
/cm3］程度導入しておく。
えば膜厚０．２μｍ程度のポリシリコン膜３２（第２の
導電膜）、膜厚０．８μｍ程度のＢＰＳＧ膜２４（第１
の絶縁膜）を順次形成する。この際、ポリシリコン膜３
２には、不純物として例えばリンを１×１０20［atom/c
m3］程度導入しておく。そして、図５（ｄ）に示すよう
に、フォトリソグラフィー技術を用いてスタックレジス
ト膜２５をマスクとしてポリシリコン膜３２およびＢＰ
ＳＧ膜２４のパターニングを行うことにより、スタック
３３を形成する。次に、スタックレジスト膜２５を除去
し、全面に膜厚０．１μｍ程度のポリシリコン膜（第３
の導電膜）を形成した後、エッチバックを行うことによ
り、図５（ｅ）に示すように、スタック３３の側壁のみ
にポリシリコン膜２７を残す。この際、ポリシリコン膜
２７には、不純物として例えばリンを１×１０20［atom
/cm3］程度導入しておく。
【００２１】次に、図６（ｆ）に示すように、例えば膜
厚０．８μｍ程度のＢＰＳＧ膜２８（第２の絶縁膜）を
全面に形成する。そして、図６（ｇ）に示すように、コ
アのＢＰＳＧ膜２４上面およびスタック３３側壁のポリ
シリコン膜２７の最上部が露出する程度にまでＢＰＳＧ
膜２８をエッチングする。この際、図には示していない
が、エッチングを行うのはメモリセル内のみであり、メ
モリセルの外側ではエッチングが進行しないようにフォ
トリソグラフィー技術を用いてレジストパターンを形成
しておく。また、レジストパターンを形成せずに、ＣＭ
Ｐによって上部のＢＰＳＧ膜２８を除去してもよい。こ
れにより、スタック３３の周囲はＢＰＳＧ膜２８で埋め
込まれた状態となる。
厚０．８μｍ程度のＢＰＳＧ膜２８（第２の絶縁膜）を
全面に形成する。そして、図６（ｇ）に示すように、コ
アのＢＰＳＧ膜２４上面およびスタック３３側壁のポリ
シリコン膜２７の最上部が露出する程度にまでＢＰＳＧ
膜２８をエッチングする。この際、図には示していない
が、エッチングを行うのはメモリセル内のみであり、メ
モリセルの外側ではエッチングが進行しないようにフォ
トリソグラフィー技術を用いてレジストパターンを形成
しておく。また、レジストパターンを形成せずに、ＣＭ
Ｐによって上部のＢＰＳＧ膜２８を除去してもよい。こ
れにより、スタック３３の周囲はＢＰＳＧ膜２８で埋め
込まれた状態となる。
【００２２】その後、図７（ｈ）に示すように、コアの
ＢＰＳＧ膜２４が除去されてポリシリコン膜３２の上面
が完全に露出する程度にまで、例えば希フッ酸を用いて
全面エッチバックを行う。これにより、スタック３３は
コアが抜けたシリンダー型の形状となり、蓄積電極３４
が完成する。そして、図８（ｂ）、（ｃ）に示すよう
に、容量絶縁膜３５、プレート電極３６を順次形成する
ことによってキャパシタ構造を得ることができる。
ＢＰＳＧ膜２４が除去されてポリシリコン膜３２の上面
が完全に露出する程度にまで、例えば希フッ酸を用いて
全面エッチバックを行う。これにより、スタック３３は
コアが抜けたシリンダー型の形状となり、蓄積電極３４
が完成する。そして、図８（ｂ）、（ｃ）に示すよう
に、容量絶縁膜３５、プレート電極３６を順次形成する
ことによってキャパシタ構造を得ることができる。
【００２３】上記第１、第２の実施の形態の製造方法に
よれば、例えばスタック形成時のフォトリソグラフィー
工程でコンタクト孔パターンに対してスタックレジスト
パターンが大きくずれたり、スタックレジストパターン
が細くなって、図９（ａ）に示すように、層間絶縁膜２
１にスリット１４が生じても、その後、図９（ｂ）に示
すように、スリット１４がＢＰＳＧ膜２８によって埋め
込まれてしまう。その後、シリンダーのコア抜きのため
の全面エッチバックを行っても、本方法ではコアのＢＰ
ＳＧ膜２４の膜厚よりスタックの周囲にあるＢＰＳＧ膜
２８の膜厚の方が厚いため、図９（ｃ）に示すように、
コアのＢＰＳＧ膜２４が完全に除去された時にスタック
３３の周囲にはまだＢＰＳＧ膜２８が残った状態とな
る。したがって、エッチングが層間絶縁膜２１のスリッ
ト１４の部分にまで到達することはなく、エッチング液
がスリット内に浸み込んで空隙が生じることによりスタ
ックの剥がれが発生する、という従来の方法が持つ問題
点を解決することができる。
よれば、例えばスタック形成時のフォトリソグラフィー
工程でコンタクト孔パターンに対してスタックレジスト
パターンが大きくずれたり、スタックレジストパターン
が細くなって、図９（ａ）に示すように、層間絶縁膜２
１にスリット１４が生じても、その後、図９（ｂ）に示
すように、スリット１４がＢＰＳＧ膜２８によって埋め
込まれてしまう。その後、シリンダーのコア抜きのため
の全面エッチバックを行っても、本方法ではコアのＢＰ
ＳＧ膜２４の膜厚よりスタックの周囲にあるＢＰＳＧ膜
２８の膜厚の方が厚いため、図９（ｃ）に示すように、
コアのＢＰＳＧ膜２４が完全に除去された時にスタック
３３の周囲にはまだＢＰＳＧ膜２８が残った状態とな
る。したがって、エッチングが層間絶縁膜２１のスリッ
ト１４の部分にまで到達することはなく、エッチング液
がスリット内に浸み込んで空隙が生じることによりスタ
ックの剥がれが発生する、という従来の方法が持つ問題
点を解決することができる。
【００２４】以下、本発明の第３の実施の形態を図１０
〜図１２を参照して説明する。図１０〜図１２は本実施
の形態の半導体装置の製造方法を工程順を追って示すプ
ロセスフロー図である。本実施の形態の製造方法が第
１、第２の実施の形態と異なる点は、層間絶縁膜上にシ
リコン窒化膜を形成し、これをストッパー膜として残し
たままでシリンダー型キャパシタを形成する点である。
〜図１２を参照して説明する。図１０〜図１２は本実施
の形態の半導体装置の製造方法を工程順を追って示すプ
ロセスフロー図である。本実施の形態の製造方法が第
１、第２の実施の形態と異なる点は、層間絶縁膜上にシ
リコン窒化膜を形成し、これをストッパー膜として残し
たままでシリンダー型キャパシタを形成する点である。
【００２５】まず、図１０（ａ）に示すように、シリコ
ン基板１７上に拡散層領域１８、素子分離酸化膜１９、
ビット線２０および層間絶縁膜２１を形成し、さらに、
層間絶縁膜２１上にシリコン窒化膜３８（ストッパー絶
縁膜）を形成する。次に、図１０（ｂ）に示すように、
拡散層領域１８にまで達するコンタクト孔２２を開口す
る。そして、図１０（ｃ）に示すように、コンタクトプ
ラグおよび蓄積電極となる例えば膜厚０．２μｍ程度の
ポリシリコン膜２３、およびシリンダーのコアとなる膜
厚０．８μｍ程度のＢＰＳＧ膜２４を全面に順次形成す
る。この際、ポリシリコン膜２３には、不純物として例
えばリンを１×１０20［atom/cm3］程度導入しておく。
ン基板１７上に拡散層領域１８、素子分離酸化膜１９、
ビット線２０および層間絶縁膜２１を形成し、さらに、
層間絶縁膜２１上にシリコン窒化膜３８（ストッパー絶
縁膜）を形成する。次に、図１０（ｂ）に示すように、
拡散層領域１８にまで達するコンタクト孔２２を開口す
る。そして、図１０（ｃ）に示すように、コンタクトプ
ラグおよび蓄積電極となる例えば膜厚０．２μｍ程度の
ポリシリコン膜２３、およびシリンダーのコアとなる膜
厚０．８μｍ程度のＢＰＳＧ膜２４を全面に順次形成す
る。この際、ポリシリコン膜２３には、不純物として例
えばリンを１×１０20［atom/cm3］程度導入しておく。
【００２６】そして、図１１（ｄ）に示すように、フォ
トリソグラフィー技術を用いてスタックレジスト膜２５
をマスクとしてポリシリコン膜２３およびＢＰＳＧ膜２
４のパターニングを行うことにより、スタック２６を形
成する。次に、スタックレジスト膜２５を除去し、全面
に膜厚０．１μｍ程度のポリシリコン膜を形成した後、
エッチバックを行うことにより、図１１（ｅ）に示すよ
うに、スタック２６の側壁のみにポリシリコン膜２７を
残す。この際、ポリシリコン膜２７には、不純物として
例えばリンを１×１０20［atom/cm3］程度導入してお
く。
トリソグラフィー技術を用いてスタックレジスト膜２５
をマスクとしてポリシリコン膜２３およびＢＰＳＧ膜２
４のパターニングを行うことにより、スタック２６を形
成する。次に、スタックレジスト膜２５を除去し、全面
に膜厚０．１μｍ程度のポリシリコン膜を形成した後、
エッチバックを行うことにより、図１１（ｅ）に示すよ
うに、スタック２６の側壁のみにポリシリコン膜２７を
残す。この際、ポリシリコン膜２７には、不純物として
例えばリンを１×１０20［atom/cm3］程度導入してお
く。
【００２７】次に、図１２（ｆ）に示すように、例えば
膜厚０．８μｍ程度のＢＰＳＧ膜２８を全面に形成す
る。そして、図１２（ｇ）に示すように、コアのＢＰＳ
Ｇ膜２４が除去されてポリシリコン膜２３の上面が完全
に露出する程度にまで、例えば希フッ酸を用いて全面エ
ッチバックを行う。これにより、スタック２６はコアが
抜けたシリンダー型の形状となり、蓄積電極２９が完成
する。この際、図には示していないが、セルの外側では
シリコン窒化膜３８によりエッチングが停止する。そし
て、容量絶縁膜、プレート電極を順次形成することによ
ってキャパシタ構造を得ることができる。
膜厚０．８μｍ程度のＢＰＳＧ膜２８を全面に形成す
る。そして、図１２（ｇ）に示すように、コアのＢＰＳ
Ｇ膜２４が除去されてポリシリコン膜２３の上面が完全
に露出する程度にまで、例えば希フッ酸を用いて全面エ
ッチバックを行う。これにより、スタック２６はコアが
抜けたシリンダー型の形状となり、蓄積電極２９が完成
する。この際、図には示していないが、セルの外側では
シリコン窒化膜３８によりエッチングが停止する。そし
て、容量絶縁膜、プレート電極を順次形成することによ
ってキャパシタ構造を得ることができる。
【００２８】本実施の形態においても、スタックレジス
トパターンのずれや細りが生じてもスタックの剥がれを
防止することができる、という第１、第２の実施の形態
と同様の効果を得ることができる。それに加えて、本実
施の形態の場合、層間絶縁膜２１上のシリコン窒化膜３
８をエッチングストッパー膜として用いてエッチバック
時にセル部以外の領域で層間絶縁膜２１がエッチングさ
れるのを保護することができる。
トパターンのずれや細りが生じてもスタックの剥がれを
防止することができる、という第１、第２の実施の形態
と同様の効果を得ることができる。それに加えて、本実
施の形態の場合、層間絶縁膜２１上のシリコン窒化膜３
８をエッチングストッパー膜として用いてエッチバック
時にセル部以外の領域で層間絶縁膜２１がエッチングさ
れるのを保護することができる。
【００２９】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各膜の膜厚等については適宜変更が可能であるし、
製造条件についても任意に設定することができる。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各膜の膜厚等については適宜変更が可能であるし、
製造条件についても任意に設定することができる。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、フォトリソグラフィー工程でコンタクト孔パタ
ーンと第１の絶縁膜および第１の導電膜のパターンとの
間に目合わせずれが生じたり、第１の絶縁膜および第１
の導電膜のパターンが細くなることで層間絶縁膜にスリ
ットが生じても、その後、スリットが第２の絶縁膜によ
って埋め込まれ、かつ、シリンダーのコアである第１の
絶縁膜の膜厚より第２の絶縁膜の膜厚の方が厚いため、
第１の絶縁膜の除去、すなわちシリンダーのコア抜きを
行う際に層間絶縁膜が露出せず、層間絶縁膜がエッチン
グされることがない。したがって、以降のプロセスを通
したときにスタックの剥がれが生じ、その部分がキャパ
シタとして機能しなくなる、という従来の問題を解決す
ることができ、半導体装置の歩留まりを向上させること
ができる。
よれば、フォトリソグラフィー工程でコンタクト孔パタ
ーンと第１の絶縁膜および第１の導電膜のパターンとの
間に目合わせずれが生じたり、第１の絶縁膜および第１
の導電膜のパターンが細くなることで層間絶縁膜にスリ
ットが生じても、その後、スリットが第２の絶縁膜によ
って埋め込まれ、かつ、シリンダーのコアである第１の
絶縁膜の膜厚より第２の絶縁膜の膜厚の方が厚いため、
第１の絶縁膜の除去、すなわちシリンダーのコア抜きを
行う際に層間絶縁膜が露出せず、層間絶縁膜がエッチン
グされることがない。したがって、以降のプロセスを通
したときにスタックの剥がれが生じ、その部分がキャパ
シタとして機能しなくなる、という従来の問題を解決す
ることができ、半導体装置の歩留まりを向上させること
ができる。
【図１】本発明の第１の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図２】同、プロセスフロー図の続きである。
【図３】同、プロセスフロー図の続きである。
【図４】本発明の第２の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図５】同、プロセスフロー図の続きである。
【図６】同、プロセスフロー図の続きである。
【図７】同、プロセスフロー図の続きである。
【図８】同、実施の形態の半導体装置の容量絶縁膜、プ
レート電極を形成した後の状態を示す、（ａ）平面図、
（ｂ）（ａ）のＡ−Ａ線に沿う断面図、（ｃ）（ａ）の
Ｂ−Ｂ線に沿う断面図、である。
レート電極を形成した後の状態を示す、（ａ）平面図、
（ｂ）（ａ）のＡ−Ａ線に沿う断面図、（ｃ）（ａ）の
Ｂ−Ｂ線に沿う断面図、である。
【図９】本発明の効果を説明するための図である。
【図１０】本発明の第３の実施の形態である半導体装置
の製造方法を工程順を追って示すプロセスフロー図であ
る。
の製造方法を工程順を追って示すプロセスフロー図であ
る。
【図１１】同、プロセスフロー図の続きである。
【図１２】同、プロセスフロー図の続きである。
【図１３】シリンダー型キャパシタを有する従来の半導
体装置の製造方法を工程順を追って示すプロセスフロー
図である。
体装置の製造方法を工程順を追って示すプロセスフロー
図である。
【図１４】同、プロセスフロー図の続きである。
【図１５】同、製造方法における問題点を説明するため
の図である。
の図である。
【符号の説明】 １７ シリコン基板（半導体基板） １８ 拡散層領域（導電層） １９ 素子分離酸化膜 ２０ ビット線 ２１ 層間絶縁膜 ２２ コンタクト孔 ２３ ポリシリコン膜（第１の導電膜） ２４ （コア）ＢＰＳＧ膜（第１の絶縁膜） ２５ スタックレジスト膜 ２６，３３ スタック ２７ （スタック側壁の）ポリシリコン膜（第２（第
３）の導電膜） ２８ ＢＰＳＧ膜（第２の絶縁膜） ２９，３４ 蓄積電極 ３０ シリコン酸化膜（第２の絶縁膜） ３１ ポリシリコンプラグ（第１の導電膜） ３２ ポリシリコン膜（第２の導電膜） ３５ 容量絶縁膜 ３６ プレート電極 ３７ シリコン窒化膜（ストッパー絶縁膜）
３）の導電膜） ２８ ＢＰＳＧ膜（第２の絶縁膜） ２９，３４ 蓄積電極 ３０ シリコン酸化膜（第２の絶縁膜） ３１ ポリシリコンプラグ（第１の導電膜） ３２ ポリシリコン膜（第２の導電膜） ３５ 容量絶縁膜 ３６ プレート電極 ３７ シリコン窒化膜（ストッパー絶縁膜）
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (6)
- 【請求項１】 層間絶縁膜上に積層されたキャパシタを
有し、該キャパシタの蓄積電極がその外周部を上方に突
出させたシリンダー形状を有する半導体装置の製造方法
において、 導電層を有する半導体基板上に層間絶縁膜を形成した
後、該層間絶縁膜に前記導電層に達するコンタクト孔を
開口する工程と、前記層間絶縁膜上および前記コンタク
ト孔内にわたる全面に蓄積電極となる第１の導電膜を形
成する工程と、全面に第１の絶縁膜を形成する工程と、
これら第１の絶縁膜、第１の導電膜を蓄積電極形成領域
に残すようにパターニングする工程と、パターニングし
た前記第１の絶縁膜および第１の導電膜の側壁に蓄積電
極の外周部となる第２の導電膜を形成する工程と、その
上面が前記第１の絶縁膜の上面より高くなるように第２
の絶縁膜を全面に形成する工程と、前記第１の絶縁膜上
面が露出するまで前記第２の絶縁膜を除去する工程と、
前記第１の絶縁膜が除去されるまで前記第１の導電膜お
よび第２の導電膜に対して選択比の得られる条件で前記
第１の絶縁膜および第２の絶縁膜のエッチバックを行う
工程、を有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 層間絶縁膜上に積層されたキャパシタを
有し、該キャパシタの蓄積電極がその外周部を上方に突
出させたシリンダー形状を有する半導体装置の製造方法
において、 導電層を有する半導体基板上に層間絶縁膜を形成した
後、該層間絶縁膜に前記導電層に達するコンタクト孔を
開口する工程と、前記コンタクト孔内に選択的に第１の
導電膜を形成する工程と、全面に蓄積電極となる第２の
導電膜を形成する工程と、全面に第１の絶縁膜を形成す
る工程と、これら第１の絶縁膜、第２の導電膜を蓄積電
極形成領域に残すようにパターニングする工程と、パタ
ーニングした前記第１の絶縁膜および第２の導電膜の側
壁に蓄積電極の外周部となる第３の導電膜を形成する工
程と、その上面が前記第１の絶縁膜の上面より高くなる
ように第２の絶縁膜を全面に形成する工程と、前記第１
の絶縁膜上面が露出するまで前記第２の絶縁膜を除去す
る工程と、前記第１の絶縁膜が除去されるまで前記第１
の導電膜および第２の導電膜に対して選択比の得られる
条件で前記第１の絶縁膜および第２の絶縁膜のエッチバ
ックを行う工程、を有することを特徴とする半導体装置
の製造方法。 - 【請求項３】 層間絶縁膜上に積層されたキャパシタを
有し、該キャパシタの蓄積電極がその外周部を上方に突
出させたシリンダー形状を有する半導体装置の製造方法
において、 導電層を有する半導体基板上に層間絶縁膜を形成した
後、該層間絶縁膜上にストッパー絶縁膜を形成する工程
と、前記ストッパー絶縁膜および層間絶縁膜に前記導電
層に達するコンタクト孔を開口する工程と、前記ストッ
パー絶縁膜上および前記コンタクト孔内にわたる全面に
蓄積電極となる第１の導電膜を形成する工程と、全面に
第１の絶縁膜を形成する工程と、これら第１の絶縁膜、
第１の導電膜を蓄積電極形成領域に残すようにパターニ
ングする工程と、パターニングした前記第１の絶縁膜お
よび第１の導電膜の側壁に蓄積電極の外周部となる第２
の導電膜を形成する工程と、その上面が前記第１の絶縁
膜の上面より高くなるように第２の絶縁膜を全面に形成
する工程と、前記第１の絶縁膜上面が露出するまで前記
第２の絶縁膜を除去する工程と、前記第１の絶縁膜が除
去されるまで前記第１の導電膜および第２の導電膜に対
して選択比の得られる条件で前記第１の絶縁膜および第
２の絶縁膜のエッチバックを行う工程、を有することを
特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置の製造方法において、 前記エッチバック工程では、前記第１の絶縁膜、第２の
絶縁膜のエッチングレートが同じか、あるいは前記第２
の絶縁膜よりも第１の絶縁膜のエッチングレートの方が
大きい条件でエッチバックを行うことを特徴とする半導
体装置の製造方法。 - 【請求項５】 請求項１ないし４のいずれかに記載の半
導体装置の製造方法において、 前記第１の絶縁膜上面が露出するまで前記第２の絶縁膜
を除去する工程では、エッチングあるいはＣＭＰにより
第２の絶縁膜の除去を行うことを特徴とする半導体装置
の製造方法。 - 【請求項６】 請求項１ないし５のいずれかに記載の半
導体装置の製造方法において、 前記第１の絶縁膜上面が露出するまで前記第２の絶縁膜
を除去する工程では、セル部内の第２の絶縁膜のみを選
択的に除去することを特徴とする半導体装置の製造方
法。
Priority Applications (3)
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|---|---|---|---|
| JP8043311A JP2795252B2 (ja) | 1996-02-29 | 1996-02-29 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
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| JP8043311A JP2795252B2 (ja) | 1996-02-29 | 1996-02-29 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP8043311A Expired - Lifetime JP2795252B2 (ja) | 1996-02-29 | 1996-02-29 | 半導体装置の製造方法 |
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