JP2790746B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2790746B2 JP2790746B2 JP4003324A JP332492A JP2790746B2 JP 2790746 B2 JP2790746 B2 JP 2790746B2 JP 4003324 A JP4003324 A JP 4003324A JP 332492 A JP332492 A JP 332492A JP 2790746 B2 JP2790746 B2 JP 2790746B2
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- JP
- Japan
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- memory cell
- cell group
- redundant
- block
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリセルの欠陥に対
して冗長構成を採用した半導体記憶装置に関する。
して冗長構成を採用した半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は、近年ビット数の増加
が著しく、膨大な数のメモリセルを有するようになって
来ている。そこで、通常はアクセス速度の向上のため、
これら全てのメモリセルを複数のブロックに分割し、各
ブロックごとにメモリセルを纏めたメモリセル群を設け
るようにしている。また、このようにメモリセルの数が
多くなると、いずれかのメモリセルに欠陥が発生する確
率も高くなるので、正規のメモリセルに追加して冗長セ
ルを設けておき、正規のメモリセルに欠陥が発見された
場合に、当該アドレスへのアクセスを対応する冗長セル
のアドレスへのアクセスに置き換えることにより、製造
上の歩留り向上を図るようにしている。
が著しく、膨大な数のメモリセルを有するようになって
来ている。そこで、通常はアクセス速度の向上のため、
これら全てのメモリセルを複数のブロックに分割し、各
ブロックごとにメモリセルを纏めたメモリセル群を設け
るようにしている。また、このようにメモリセルの数が
多くなると、いずれかのメモリセルに欠陥が発生する確
率も高くなるので、正規のメモリセルに追加して冗長セ
ルを設けておき、正規のメモリセルに欠陥が発見された
場合に、当該アドレスへのアクセスを対応する冗長セル
のアドレスへのアクセスに置き換えることにより、製造
上の歩留り向上を図るようにしている。
【０００３】上記半導体記憶装置における従来のメモリ
セル群選択回路を図２に示す。以下では、メモリセルを
４つのブロックに分割して、各ブロックにそれぞれ分割
されたメモリセルを纏めたメモリセル群５１〜５４を設
けた場合について説明する。また、各ブロックには、メ
モリセル群５１〜５４にそれぞれ対応する冗長デコーダ
６１〜６４と、メモリセル群選択デコーダ８１〜８４と
が設けられている。
セル群選択回路を図２に示す。以下では、メモリセルを
４つのブロックに分割して、各ブロックにそれぞれ分割
されたメモリセルを纏めたメモリセル群５１〜５４を設
けた場合について説明する。また、各ブロックには、メ
モリセル群５１〜５４にそれぞれ対応する冗長デコーダ
６１〜６４と、メモリセル群選択デコーダ８１〜８４と
が設けられている。
【０００４】通常のアクセスの場合には、入力されたア
ドレスを含むメモリセル群５１〜５４と同じブロックの
メモリセル群選択デコーダ８１〜８４が当該アドレスを
デコードすることによりそのメモリセル群５１〜５４を
選択する。そして、例えばメモリセル群選択デコーダ８
１によって選択されたメモリセル群５１では、そのアド
レスの正規のメモリセルにアクセスが行われる。
ドレスを含むメモリセル群５１〜５４と同じブロックの
メモリセル群選択デコーダ８１〜８４が当該アドレスを
デコードすることによりそのメモリセル群５１〜５４を
選択する。そして、例えばメモリセル群選択デコーダ８
１によって選択されたメモリセル群５１では、そのアド
レスの正規のメモリセルにアクセスが行われる。
【０００５】また、例えばメモリセル群５１のメモリセ
ルに欠陥がある場合には、予め同じブロックの冗長デコ
ーダ６１にこの欠陥メモリセルのアドレスが登録され
る。そして、この欠陥メモリセルへのアクセスが行われ
ると、そのアドレスを登録した冗長デコーダ６１がＥＮ
Ｂ信号をＨレベルに切り換える。すると、ＨレベルのＥ
ＮＢ信号を受けた同じブロックのメモリセル群選択デコ
ーダ８１がこのアドレスのデコードにより同じブロック
のメモリセル群５１を選択し、実際のアクセスをそのア
ドレスが対応するメモリセル群５１内の冗長セルに置き
換える。
ルに欠陥がある場合には、予め同じブロックの冗長デコ
ーダ６１にこの欠陥メモリセルのアドレスが登録され
る。そして、この欠陥メモリセルへのアクセスが行われ
ると、そのアドレスを登録した冗長デコーダ６１がＥＮ
Ｂ信号をＨレベルに切り換える。すると、ＨレベルのＥ
ＮＢ信号を受けた同じブロックのメモリセル群選択デコ
ーダ８１がこのアドレスのデコードにより同じブロック
のメモリセル群５１を選択し、実際のアクセスをそのア
ドレスが対応するメモリセル群５１内の冗長セルに置き
換える。
【０００６】このように従来の半導体記憶装置では、い
ずれかのメモリセル群５１〜５４のメモリセルに欠陥が
ある場合には、同じブロックの冗長デコーダ６１〜６４
に欠陥メモリセルのアドレスを登録することにより、同
じブロックのメモリセル群５１〜５４内に設けられた冗
長セルのアドレスへのアクセスに置き換えるようにして
いた。
ずれかのメモリセル群５１〜５４のメモリセルに欠陥が
ある場合には、同じブロックの冗長デコーダ６１〜６４
に欠陥メモリセルのアドレスを登録することにより、同
じブロックのメモリセル群５１〜５４内に設けられた冗
長セルのアドレスへのアクセスに置き換えるようにして
いた。
【０００７】
【発明が解決しようとする課題】ところが、例えばメモ
リセル群５１でのみメモリセルの欠陥が多発したとする
と、このメモリセル群５１の対応する冗長セルが足りな
くなる場合がある。しかし、図２に示した冗長デコーダ
６１〜６４では、同じブロックのメモリセル群５１〜５
４に設けられた冗長セルの置き換えを行う際に、この同
じブロックのメモリセル群５１〜５４に含まれるアドレ
スしか登録することができない。従って、この場合に
は、他のブロックのメモリセル群５２〜５４に未使用の
冗長セルが存在していたとしても、メモリセル群５１の
欠陥メモリセルと置き換えることはできない。
リセル群５１でのみメモリセルの欠陥が多発したとする
と、このメモリセル群５１の対応する冗長セルが足りな
くなる場合がある。しかし、図２に示した冗長デコーダ
６１〜６４では、同じブロックのメモリセル群５１〜５
４に設けられた冗長セルの置き換えを行う際に、この同
じブロックのメモリセル群５１〜５４に含まれるアドレ
スしか登録することができない。従って、この場合に
は、他のブロックのメモリセル群５２〜５４に未使用の
冗長セルが存在していたとしても、メモリセル群５１の
欠陥メモリセルと置き換えることはできない。
【０００８】このため、従来の半導体記憶装置は、冗長
デコーダが同じブロックのメモリセル群に含まれるアド
レスしか登録できないために、メモリセルの欠陥が一部
のブロックのメモリセル群でのみ多発したような場合
に、他のブロックのメモリセル群に未使用の冗長セルが
存在する場合にも、この半導体記憶装置を不良品とせざ
るを得ないという問題があった。
デコーダが同じブロックのメモリセル群に含まれるアド
レスしか登録できないために、メモリセルの欠陥が一部
のブロックのメモリセル群でのみ多発したような場合
に、他のブロックのメモリセル群に未使用の冗長セルが
存在する場合にも、この半導体記憶装置を不良品とせざ
るを得ないという問題があった。
【０００９】本発明は、上記事情に鑑み、冗長デコーダ
が全てのブロックのメモリセル群に含まれるアドレスを
任意に登録できるようにすることにより、メモリセルの
欠陥が一部のブロックでのみ多発したような場合に、他
のブロックのメモリセル群にある未使用の冗長セルを有
効に活用することができる半導体記憶装置を提供するこ
とを目的としている。
が全てのブロックのメモリセル群に含まれるアドレスを
任意に登録できるようにすることにより、メモリセルの
欠陥が一部のブロックでのみ多発したような場合に、他
のブロックのメモリセル群にある未使用の冗長セルを有
効に活用することができる半導体記憶装置を提供するこ
とを目的としている。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のブロックのそれぞれに冗長デコーダ、メモリ
セル群選択デコーダ及びメモリセル群が設けられた半導
体記憶装置であって、各冗長デコーダが選択されたこと
を示す信号が、全てのブロックのメモリセル群選択デコ
ーダにそれぞれ送られ、各ブロックのメモリセル群選択
デコーダが、同じブロックの冗長デコーダから該信号が
送られて来たときに当該ブロックのメモリセル群を強制
的に選択する強制選択手段と、異なるブロックの冗長デ
コーダから該信号が送られて来たときに当該ブロックの
メモリセル群を強制的に非選択とする強制非選択手段と
を備えており、そのことにより上記目的が達成される。
は、複数のブロックのそれぞれに冗長デコーダ、メモリ
セル群選択デコーダ及びメモリセル群が設けられた半導
体記憶装置であって、各冗長デコーダが選択されたこと
を示す信号が、全てのブロックのメモリセル群選択デコ
ーダにそれぞれ送られ、各ブロックのメモリセル群選択
デコーダが、同じブロックの冗長デコーダから該信号が
送られて来たときに当該ブロックのメモリセル群を強制
的に選択する強制選択手段と、異なるブロックの冗長デ
コーダから該信号が送られて来たときに当該ブロックの
メモリセル群を強制的に非選択とする強制非選択手段と
を備えており、そのことにより上記目的が達成される。
【００１１】
【作用】上記構成では、各ブロックの冗長デコーダに
は、当該ブロックのメモリセル群に含まれるアドレスの
みならず、他のブロックのメモリセル群に含まれるアド
レスも登録され得る。そして、いずれかのブロックの冗
長デコーダに登録されたアドレスへのアクセスがあった
場合には、そのアドレスが登録された冗長デコーダから
信号（以下、「欠陥信号」と称す）が信号線（以下、
「欠陥信号線」）を介して全てのブロックのメモリセル
群選択デコーダに送られる。
は、当該ブロックのメモリセル群に含まれるアドレスの
みならず、他のブロックのメモリセル群に含まれるアド
レスも登録され得る。そして、いずれかのブロックの冗
長デコーダに登録されたアドレスへのアクセスがあった
場合には、そのアドレスが登録された冗長デコーダから
信号（以下、「欠陥信号」と称す）が信号線（以下、
「欠陥信号線」）を介して全てのブロックのメモリセル
群選択デコーダに送られる。
【００１２】メモリセル群選択デコーダでは、欠陥信号
が送られて来た場合に、この欠陥信号が同じブロックの
冗長デコーダから送られて来たものであるときには強制
選択手段が機能し、異なるブロックの冗長デコーダから
のものであるときには強制非選択手段が機能する。従っ
て、欠陥信号を発した冗長デコーダと同じブロックのメ
モリセル群選択デコーダは、強制選択手段により、その
ときのアドレスが異なるブロックのメモリセル群に含ま
れるものであったとしても、同じブロックのメモリセル
群を選択する。また、欠陥信号を発した冗長デコーダの
ブロック以外の全てのブロックのメモリセル群選択デコ
ーダは、強制非選択手段により、そのときのアドレスが
同じブロックのメモリセル群に含まれるものであったと
しても、そのメモリセル群を非選択とする。そして、こ
のようにしていずれか１つのブロックのメモリセル群選
択デコーダが欠陥信号を受けて同じブロックのメモリセ
ル群を選択すると、当該アドレスへのアクセスが、選択
されたメモリセル群における対応する冗長セルのアドレ
スへのアクセスに置き換えられる。
が送られて来た場合に、この欠陥信号が同じブロックの
冗長デコーダから送られて来たものであるときには強制
選択手段が機能し、異なるブロックの冗長デコーダから
のものであるときには強制非選択手段が機能する。従っ
て、欠陥信号を発した冗長デコーダと同じブロックのメ
モリセル群選択デコーダは、強制選択手段により、その
ときのアドレスが異なるブロックのメモリセル群に含ま
れるものであったとしても、同じブロックのメモリセル
群を選択する。また、欠陥信号を発した冗長デコーダの
ブロック以外の全てのブロックのメモリセル群選択デコ
ーダは、強制非選択手段により、そのときのアドレスが
同じブロックのメモリセル群に含まれるものであったと
しても、そのメモリセル群を非選択とする。そして、こ
のようにしていずれか１つのブロックのメモリセル群選
択デコーダが欠陥信号を受けて同じブロックのメモリセ
ル群を選択すると、当該アドレスへのアクセスが、選択
されたメモリセル群における対応する冗長セルのアドレ
スへのアクセスに置き換えられる。
【００１３】この結果、あるブロックのメモリセル群に
おいて、メモリセルの欠陥が発見されたために同じメモ
リセル群の冗長セルに置き換えようとした場合に、対応
する冗長セルが既に置き換え済みであったとしても、他
のブロックに、対応する冗長セルが未使用のメモリセル
群があれば、そのブロックの冗長デコーダに当該アドレ
スを登録することにより、このアドレスを置き換えるこ
とができるよ。
おいて、メモリセルの欠陥が発見されたために同じメモ
リセル群の冗長セルに置き換えようとした場合に、対応
する冗長セルが既に置き換え済みであったとしても、他
のブロックに、対応する冗長セルが未使用のメモリセル
群があれば、そのブロックの冗長デコーダに当該アドレ
スを登録することにより、このアドレスを置き換えるこ
とができるよ。
【００１４】なお、欠陥信号線は、欠陥信号が同じブロ
ックからのものかどうかを区別して送ることができれば
足りる。
ックからのものかどうかを区別して送ることができれば
足りる。
【００１５】
【実施例】本発明を実施例について以下に説明する。
【００１６】図１に本発明の一実施例を示す。本実施例
では、前述の従来例と同様に、メモリセルを４つのブロ
ックに分割して、各ブロックにそれぞれ分割されたメモ
リセルを纏めたメモリセル群５１〜５４が設けられてい
る。
では、前述の従来例と同様に、メモリセルを４つのブロ
ックに分割して、各ブロックにそれぞれ分割されたメモ
リセルを纏めたメモリセル群５１〜５４が設けられてい
る。
【００１７】各ブロックには、それぞれ冗長デコーダ２
１〜２４が設けられている。各冗長デコーダ２１〜２４
には、全てのブロックのメモリセル群５１〜５４のアド
レスを任意に登録できるようになっている。そして、各
冗長デコーダ２１〜２４には、アクセスされたアドレス
が入力され、このアクセスされたアドレスが登録された
アドレスに一致した場合にＥＮＢ信号出力をＨレベルに
切り換えるようになっている。これら各冗長デコーダ２
１〜２４から出力されるＥＮＢ信号は、ＥＮＢ信号線３
１〜３４を介して全てのブロックのメモリセル群選択デ
コーダ４１〜４４にそれぞれ別個に入力される。
１〜２４が設けられている。各冗長デコーダ２１〜２４
には、全てのブロックのメモリセル群５１〜５４のアド
レスを任意に登録できるようになっている。そして、各
冗長デコーダ２１〜２４には、アクセスされたアドレス
が入力され、このアクセスされたアドレスが登録された
アドレスに一致した場合にＥＮＢ信号出力をＨレベルに
切り換えるようになっている。これら各冗長デコーダ２
１〜２４から出力されるＥＮＢ信号は、ＥＮＢ信号線３
１〜３４を介して全てのブロックのメモリセル群選択デ
コーダ４１〜４４にそれぞれ別個に入力される。
【００１８】各メモリセル群選択デコーダ４１〜４４に
も、アクセスされたアドレスが入力される。そして、こ
のアクセスされたアドレスが同じブロックのメモリセル
群５１〜５４に含まれるアドレスであった場合に（例え
ばアドレスの上位ビットが設定値に一致した場合に）、
そのメモリセル群５１〜５４が選択される。ただし、こ
れら各メモリセル群選択デコーダ４１〜４４は、同じブ
ロックの冗長デコーダ２１〜２４からＥＮＢ信号線３１
〜３４を介して送られて来るＥＮＢ信号がＨレベルとな
った場合には、アクセスされたアドレスにかかわらず同
じブロックのメモリセル群５１〜５４を強制的に選択
し、他のブロックの冗長デコーダ２１〜２４からのＥＮ
Ｂ信号がＨレベルとなった場合には、このメモリセル群
５１〜５４を強制的に非選択とする。
も、アクセスされたアドレスが入力される。そして、こ
のアクセスされたアドレスが同じブロックのメモリセル
群５１〜５４に含まれるアドレスであった場合に（例え
ばアドレスの上位ビットが設定値に一致した場合に）、
そのメモリセル群５１〜５４が選択される。ただし、こ
れら各メモリセル群選択デコーダ４１〜４４は、同じブ
ロックの冗長デコーダ２１〜２４からＥＮＢ信号線３１
〜３４を介して送られて来るＥＮＢ信号がＨレベルとな
った場合には、アクセスされたアドレスにかかわらず同
じブロックのメモリセル群５１〜５４を強制的に選択
し、他のブロックの冗長デコーダ２１〜２４からのＥＮ
Ｂ信号がＨレベルとなった場合には、このメモリセル群
５１〜５４を強制的に非選択とする。
【００１９】上記構成の半導体記憶装置におけるメモリ
セル群選択回路の動作を説明する。この半導体記憶装置
では、製造時にメモリセル群５１〜５４のメモリセル
（例えば、メモリセル群５１）に欠陥が発見されると、
その欠陥メモリセルに対応するアドレスを冗長デコーダ
２１〜２４に登録して冗長セルのアドレスへの置き換え
を行う。この登録は、通常はまず同じブロックの冗長デ
コーダ２１に登録を行うようにする。しかし、そのメモ
リセル群５１の対応する冗長セルが既に置き換え済みで
あった場合には、異なるいずれかのブロックの冗長デコ
ーダ２２〜２４に登録を行うようにする。従って、この
場合は、欠陥メモリセルが存在するメモリセル群５１と
は別ブロックのメモリセル群５２〜５４の冗長セルが置
き換えられることになる。
セル群選択回路の動作を説明する。この半導体記憶装置
では、製造時にメモリセル群５１〜５４のメモリセル
（例えば、メモリセル群５１）に欠陥が発見されると、
その欠陥メモリセルに対応するアドレスを冗長デコーダ
２１〜２４に登録して冗長セルのアドレスへの置き換え
を行う。この登録は、通常はまず同じブロックの冗長デ
コーダ２１に登録を行うようにする。しかし、そのメモ
リセル群５１の対応する冗長セルが既に置き換え済みで
あった場合には、異なるいずれかのブロックの冗長デコ
ーダ２２〜２４に登録を行うようにする。従って、この
場合は、欠陥メモリセルが存在するメモリセル群５１と
は別ブロックのメモリセル群５２〜５４の冗長セルが置
き換えられることになる。
【００２０】この半導体記憶装置の使用時にアクセスが
あった場合、そのアドレスがいずれのブロックの冗長デ
コーダ２１〜２４にも登録されていないときには、アク
セスされたアドレスを含むメモリセル群５１〜５４と同
じブロックのメモリセル群選択デコーダ４１〜４４によ
って、その同じブロックのメモリセル群５１〜５４が選
択される。そして、このとき選択されたメモリセル群５
１〜５４では、アクセスされたアドレスの正規のメモリ
セルにアクセスが行われる。
あった場合、そのアドレスがいずれのブロックの冗長デ
コーダ２１〜２４にも登録されていないときには、アク
セスされたアドレスを含むメモリセル群５１〜５４と同
じブロックのメモリセル群選択デコーダ４１〜４４によ
って、その同じブロックのメモリセル群５１〜５４が選
択される。そして、このとき選択されたメモリセル群５
１〜５４では、アクセスされたアドレスの正規のメモリ
セルにアクセスが行われる。
【００２１】アクセスされたアドレスがいずれかのブロ
ックの冗長デコーダ２１〜２４（例えば、冗長デコーダ
２１）に登録されていたときには、このアドレスが登録
されていた冗長デコーダ２１のみがＥＮＢ信号をＨレベ
ルに切り換える。すると、同じブロックのメモリセル群
選択デコーダ４１は、たとえアクセスされたアドレスが
他のブロックのメモリセル群５２〜５４に含まれるアド
レスであったとしても、同じブロックのメモリセル群５
１を強制的に選択する。また、ＥＮＢ信号をＨレベルに
切り換えた冗長デコーダ２１とは異なるブロックのメモ
リセル群選択デコーダ４２〜４４は、たとえアクセスさ
れたアドレスが同じブロックのメモリセル群５２〜５４
に含まれるアドレスであったとしても、そのメモリセル
群５２〜５４を強制的に非選択とする。そして、このと
き選択されたメモリセル群５１では、アクセスされたア
ドレスに対応する冗長セルにアクセスが行われる。
ックの冗長デコーダ２１〜２４（例えば、冗長デコーダ
２１）に登録されていたときには、このアドレスが登録
されていた冗長デコーダ２１のみがＥＮＢ信号をＨレベ
ルに切り換える。すると、同じブロックのメモリセル群
選択デコーダ４１は、たとえアクセスされたアドレスが
他のブロックのメモリセル群５２〜５４に含まれるアド
レスであったとしても、同じブロックのメモリセル群５
１を強制的に選択する。また、ＥＮＢ信号をＨレベルに
切り換えた冗長デコーダ２１とは異なるブロックのメモ
リセル群選択デコーダ４２〜４４は、たとえアクセスさ
れたアドレスが同じブロックのメモリセル群５２〜５４
に含まれるアドレスであったとしても、そのメモリセル
群５２〜５４を強制的に非選択とする。そして、このと
き選択されたメモリセル群５１では、アクセスされたア
ドレスに対応する冗長セルにアクセスが行われる。
【００２２】以上説明したように、例えばメモリセル群
５１でメモリセルの欠陥が発見された場合に、このメモ
リセル群５１の対応する冗長セルが既に他の欠陥メモリ
セルによって置き換え済みになっていたとすると、従来
はこの半導体記憶装置自体を不良とする他なかった。し
かしながら、本実施例によれば、他のいずれかのメモリ
セル群５２〜５４の対応する冗長セルが未使用であれ
ば、このメモリセル群５２〜５４と同じブロックの冗長
デコーダ２２〜２４に当該アドレスを登録することによ
り置き換えが可能となり、この半導体記憶装置を良品と
することができる。そして、この場合、アクセスされた
アドレスが当該アドレスに一致すると、これを登録した
いずれかの冗長デコーダ２２〜２４が同じブロックのメ
モリセル群５２〜５４を選択し、また、メモリセル群選
択デコーダ４１が本来そのアドレスを含むことになる同
じブロックのメモリセル群５１を非選択とすることによ
り、異なるブロック間での置き換えを行う。
５１でメモリセルの欠陥が発見された場合に、このメモ
リセル群５１の対応する冗長セルが既に他の欠陥メモリ
セルによって置き換え済みになっていたとすると、従来
はこの半導体記憶装置自体を不良とする他なかった。し
かしながら、本実施例によれば、他のいずれかのメモリ
セル群５２〜５４の対応する冗長セルが未使用であれ
ば、このメモリセル群５２〜５４と同じブロックの冗長
デコーダ２２〜２４に当該アドレスを登録することによ
り置き換えが可能となり、この半導体記憶装置を良品と
することができる。そして、この場合、アクセスされた
アドレスが当該アドレスに一致すると、これを登録した
いずれかの冗長デコーダ２２〜２４が同じブロックのメ
モリセル群５２〜５４を選択し、また、メモリセル群選
択デコーダ４１が本来そのアドレスを含むことになる同
じブロックのメモリセル群５１を非選択とすることによ
り、異なるブロック間での置き換えを行う。
【００２３】この結果、本実施例の半導体記憶装置は、
メモリセルの欠陥が一部のブロックのメモリセル群５１
〜５４でのみ多発したような場合にも、他のブロックの
メモリセル群５１〜５４における未使用の冗長セルを有
効に活用して置き換えを行うことができるようになる。
メモリセルの欠陥が一部のブロックのメモリセル群５１
〜５４でのみ多発したような場合にも、他のブロックの
メモリセル群５１〜５４における未使用の冗長セルを有
効に活用して置き換えを行うことができるようになる。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、メモリセルの欠陥により一
部のブロックでメモリセル群の冗長セルが不足した場合
にも、他のブロックのメモリセル群における未使用の冗
長セルを有効に活用することができるので、半導体記憶
装置の製造上の歩留り向上に貢献することができる。
の半導体記憶装置によれば、メモリセルの欠陥により一
部のブロックでメモリセル群の冗長セルが不足した場合
にも、他のブロックのメモリセル群における未使用の冗
長セルを有効に活用することができるので、半導体記憶
装置の製造上の歩留り向上に貢献することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例のブロック図である。
２１〜２４ 冗長デコーダ ３１〜３４ 欠陥信号線 ４１〜４４ メモリセル群選択デコーダ ５１〜５４ メモリセル群
Claims (1)
- 【請求項１】 複数のブロックのそれぞれに冗長デコー
ダ、メモリセル群選択デコーダ及びメモリセル群が設け
られた半導体記憶装置であって、 各冗長デコーダが選択されたことを示す信号が、全ての
ブロックのメモリセル群選択デコーダにそれぞれ送ら
れ、 各ブロックのメモリセル群選択デコーダが、同じブロッ
クの冗長デコーダから該信号が送られて来たときに当該
ブロックのメモリセル群を強制的に選択する強制選択手
段と、異なるブロックの冗長デコーダから該信号が送ら
れて来たときに当該ブロックのメモリセル群を強制的に
非選択とする強制非選択手段とを備えている、半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003324A JP2790746B2 (ja) | 1992-01-10 | 1992-01-10 | 半導体記憶装置 |
| US08/001,853 US5375090A (en) | 1992-01-10 | 1993-01-08 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003324A JP2790746B2 (ja) | 1992-01-10 | 1992-01-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189995A JPH05189995A (ja) | 1993-07-30 |
| JP2790746B2 true JP2790746B2 (ja) | 1998-08-27 |
Family
ID=11554181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003324A Expired - Fee Related JP2790746B2 (ja) | 1992-01-10 | 1992-01-10 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5375090A (ja) |
| JP (1) | JP2790746B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9223226D0 (en) * | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
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