JP2783023B2 - 半導体スタティックメモリ - Google Patents
半導体スタティックメモリInfo
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- JP2783023B2 JP2783023B2 JP3318754A JP31875491A JP2783023B2 JP 2783023 B2 JP2783023 B2 JP 2783023B2 JP 3318754 A JP3318754 A JP 3318754A JP 31875491 A JP31875491 A JP 31875491A JP 2783023 B2 JP2783023 B2 JP 2783023B2
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- 230000003068 static effect Effects 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000001514 detection method Methods 0.000 claims description 18
- 230000000630 rising effect Effects 0.000 claims description 3
- 239000000872 buffer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体スタティックメモ
リに関し、特に電源投入時のクリア機能を有する半導体
スタティックメモリに関する。
リに関し、特に電源投入時のクリア機能を有する半導体
スタティックメモリに関する。
【０００２】
【従来の技術】従来のクリア機能を有する半導体スタテ
ィックメモリを図３に示す。図３において、１，６はそ
れぞれＸ系Ｙ系のアドレス信号ＡＤＸ，ＡＤｙを入力す
るアドレスバッファ、２，７はアドレスバッファ１，６
とカウンタ回路の出力を切換えるマルチプレクサ３は行
デコーダ、４はメモリセルアレイ、８は列デコーダ、９
は列スイッチ回路、１０は読出し情報を増幅するセンス
増幅器、１１は書込回路、１２は電源投入時にメモリセ
ルアレイ４の内容をクリアするクリアイネーブル信号Ｃ
ＬＥを発生するクリアイネーブル信号発生回路図であ
る。
ィックメモリを図３に示す。図３において、１，６はそ
れぞれＸ系Ｙ系のアドレス信号ＡＤＸ，ＡＤｙを入力す
るアドレスバッファ、２，７はアドレスバッファ１，６
とカウンタ回路の出力を切換えるマルチプレクサ３は行
デコーダ、４はメモリセルアレイ、８は列デコーダ、９
は列スイッチ回路、１０は読出し情報を増幅するセンス
増幅器、１１は書込回路、１２は電源投入時にメモリセ
ルアレイ４の内容をクリアするクリアイネーブル信号Ｃ
ＬＥを発生するクリアイネーブル信号発生回路図であ
る。
【０００３】なお、マルチプレクタ２，７には、通常の
アドレスバッファ１，６の出力を順次カウントアップ
（又はダウン）していくカウンタ回路５の出力（ＣＸ１
〜ＣＸｉ）を切換えるためにクリアネーブル信号ＣＬＥ
が入力される。カウンタ回路５では、電源が投入される
と自動的にクロックが発生する機能とそのクロックを受
けて順次カウントアップ（又はダウン）していくカウン
ト信号ＣＸ１〜ＣＸｉ，ＣＹ１〜ＣＹｊを発生する機能
を有し、所定のカウントを終了するとカウント終了信号
ＥＮＤを発生してクリアイネーブル信号ＣＬＥをディス
イネーブルにする。
アドレスバッファ１，６の出力を順次カウントアップ
（又はダウン）していくカウンタ回路５の出力（ＣＸ１
〜ＣＸｉ）を切換えるためにクリアネーブル信号ＣＬＥ
が入力される。カウンタ回路５では、電源が投入される
と自動的にクロックが発生する機能とそのクロックを受
けて順次カウントアップ（又はダウン）していくカウン
ト信号ＣＸ１〜ＣＸｉ，ＣＹ１〜ＣＹｊを発生する機能
を有し、所定のカウントを終了するとカウント終了信号
ＥＮＤを発生してクリアイネーブル信号ＣＬＥをディス
イネーブルにする。
【０００４】次に、電源投入時におけるこの半導体スタ
ティックメモリの動作について図４を参照して説明す
る。電源投入時にクリアイネーブル信号発生回路１２か
ら高レベルのクリアイネーブル信号ＣＬＥが出力され、
この高レベルの期間マルチプレクサ２，７はカウント信
号ＣＸ１〜ＣＸｉ，ＣＹ１〜ＣＹｊを受け付ける様にな
る。この時、カウント信号ＣＸ１〜ＣＸｉ，ＣＹ１〜Ｃ
Ｙｊに同期して書込回路１１もイネーブルになりメモリ
セルアレイ１の各メモリセルに順次クリア情報を書き込
んでいく。カウンタ回路５により所定のカウントが終了
するとカウント終了信号ＥＮＤが出力され、クリアイネ
ーブル信号ＣＬＥは低レベルになりマルチプレクサ２，
７は通常のアドレスバッファ１，６の出力を受け付ける
様に切換える。
ティックメモリの動作について図４を参照して説明す
る。電源投入時にクリアイネーブル信号発生回路１２か
ら高レベルのクリアイネーブル信号ＣＬＥが出力され、
この高レベルの期間マルチプレクサ２，７はカウント信
号ＣＸ１〜ＣＸｉ，ＣＹ１〜ＣＹｊを受け付ける様にな
る。この時、カウント信号ＣＸ１〜ＣＸｉ，ＣＹ１〜Ｃ
Ｙｊに同期して書込回路１１もイネーブルになりメモリ
セルアレイ１の各メモリセルに順次クリア情報を書き込
んでいく。カウンタ回路５により所定のカウントが終了
するとカウント終了信号ＥＮＤが出力され、クリアイネ
ーブル信号ＣＬＥは低レベルになりマルチプレクサ２，
７は通常のアドレスバッファ１，６の出力を受け付ける
様に切換える。
【０００５】
【発明が解決しようとする課題】この従来の半導体スタ
ティックメモリは、電源投入時のクリア機能をカウンタ
回路５やマルチプレクサ２，７等により実現する構成と
なっているため、これら回路のチップ面積に占める割合
が通常のアドレスバッファ１，６と同じくらいの比率を
占めチップ面積の増大を招くという欠点があった。
ティックメモリは、電源投入時のクリア機能をカウンタ
回路５やマルチプレクサ２，７等により実現する構成と
なっているため、これら回路のチップ面積に占める割合
が通常のアドレスバッファ１，６と同じくらいの比率を
占めチップ面積の増大を招くという欠点があった。
【０００６】本発明の目的はチップ面積を低減すること
ができる半導体スタティックメモリを提供することにあ
る。
ができる半導体スタティックメモリを提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の半導体スタティ
ックメモリは、出力端を互いに相手方の入力端に接続す
る第１及び第２のインバータをそれぞれ備え基準電位及
び電源電位が供給されて動作するスタティック型の複数
のメモリセルと、一端を電源端子と接続し前記複数のメ
モリセルの第１のインバータに前記電源電位を供給する
第１の電源線と、一端を前記電源端子と接続する抵抗素
子と、一端を前記抵抗素子の他端と接続しこの抵抗素子
を介して前記複数のメモリセルの第２のインバータに前
記電源電位を供給する第２の電源線と、前記電源端子に
供給される電源電位の立上り開始点から立上りこの電源
電位が予め設定されたレベルに達するまで所定のレベル
より大きいレベルを保つ電源投入検出パレスを発生する
電源投入検出回路と、ソース，ドレインを前記第２の電
源線と前記基準電位の供給線との間に接続しゲートに入
力される前記電源投入検出パルスによりオンとなる第１
のトランジスタとを有している。
ックメモリは、出力端を互いに相手方の入力端に接続す
る第１及び第２のインバータをそれぞれ備え基準電位及
び電源電位が供給されて動作するスタティック型の複数
のメモリセルと、一端を電源端子と接続し前記複数のメ
モリセルの第１のインバータに前記電源電位を供給する
第１の電源線と、一端を前記電源端子と接続する抵抗素
子と、一端を前記抵抗素子の他端と接続しこの抵抗素子
を介して前記複数のメモリセルの第２のインバータに前
記電源電位を供給する第２の電源線と、前記電源端子に
供給される電源電位の立上り開始点から立上りこの電源
電位が予め設定されたレベルに達するまで所定のレベル
より大きいレベルを保つ電源投入検出パレスを発生する
電源投入検出回路と、ソース，ドレインを前記第２の電
源線と前記基準電位の供給線との間に接続しゲートに入
力される前記電源投入検出パルスによりオンとなる第１
のトランジスタとを有している。
【０００８】また、抵抗素子が、ゲートに電源投入検出
パルスを入力して第１のトランジスタとは逆のオン，オ
フ動作をする第２のトランジスタで形成される。
パルスを入力して第１のトランジスタとは逆のオン，オ
フ動作をする第２のトランジスタで形成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例の回路図である。
て説明する。図１は本発明の一実施例の回路図である。
【００１０】この実施例は、出力端を互いに相手方の入
力端に接続する第１及び第２のインバータＭＩＶ１，Ｍ
ＩＶ２をそれぞれ備え基準電位（接地電位）及び電源電
位が供給されて動作するフリップフロップ回路によるス
タティック型の複数のメモリセルＭＣ１，ＭＣ２と、一
端を電源端子ＰＳＴと接続し複数のメモリセルＭＣ１，
ＭＣ２の第１のインバータＭＩＶ１に電源電位Ｖｃｃ１
を供給する第１の電源線ＰＬ１と、一端を電源端子ＰＳ
Ｔと接続する抵抗素子のＰ型トランジスタＰ１と、一端
をＰ型トランジスタＰ１の他端と接続しこのＰ型トラン
ジスタＰ１を介して複数のメモリセルＭＣ１，ＭＣ２の
第２のインバータＭＩＶ２に電源電位（Ｖｃｃ２）を供
給する第２の電源線ＰＬ２と、電源端子ＰＳＴに供給さ
れる電源電位Ｖｃｃの立上り開始点から立上りこの電源
電位が予め設定されたレベルに達するまで所定のレベル
より大きいレベルを保つ電源投入検出パルスＰＯＮを発
生する電源投入検出回路１００と、ソース，ドレインを
第２の電源線ＰＬ２と基準電位の供給線との間に接続し
ゲートに入力される電源投入検出パルスＰＯＮによりオ
ンとなるＮ型のトランジスタＮ５と有する構成となって
いる。
力端に接続する第１及び第２のインバータＭＩＶ１，Ｍ
ＩＶ２をそれぞれ備え基準電位（接地電位）及び電源電
位が供給されて動作するフリップフロップ回路によるス
タティック型の複数のメモリセルＭＣ１，ＭＣ２と、一
端を電源端子ＰＳＴと接続し複数のメモリセルＭＣ１，
ＭＣ２の第１のインバータＭＩＶ１に電源電位Ｖｃｃ１
を供給する第１の電源線ＰＬ１と、一端を電源端子ＰＳ
Ｔと接続する抵抗素子のＰ型トランジスタＰ１と、一端
をＰ型トランジスタＰ１の他端と接続しこのＰ型トラン
ジスタＰ１を介して複数のメモリセルＭＣ１，ＭＣ２の
第２のインバータＭＩＶ２に電源電位（Ｖｃｃ２）を供
給する第２の電源線ＰＬ２と、電源端子ＰＳＴに供給さ
れる電源電位Ｖｃｃの立上り開始点から立上りこの電源
電位が予め設定されたレベルに達するまで所定のレベル
より大きいレベルを保つ電源投入検出パルスＰＯＮを発
生する電源投入検出回路１００と、ソース，ドレインを
第２の電源線ＰＬ２と基準電位の供給線との間に接続し
ゲートに入力される電源投入検出パルスＰＯＮによりオ
ンとなるＮ型のトランジスタＮ５と有する構成となって
いる。
【００１１】また、電源投入検出回路１００は、ソース
を電源端子ＰＳＴと接続しゲートを基準電位点と接続す
るＰ型トランジスタＰ２と、ドレインをこのＰ型トラン
ジスタＰ２のドレインと接続しゲートを電源端子ＰＳＴ
と接続するＮ型トランジスタＮ６と、ドレイン，ゲート
をＮ型トランジスタＮ６のソースと接続しソースを基準
電位点と接続するＮ型トランジスタＮ７と、入力端をＰ
型トランジスタＰ２及びＮ型トランジスタＮ６のドレイ
ンと接続するインバータＩＶ１と、入力端をこのインバ
ータＩＶ１の出力端と接続し出力端から電源投入検出パ
ルスＰＯＮを出力するインバータＩＶ２とを備えた構成
となっている。
を電源端子ＰＳＴと接続しゲートを基準電位点と接続す
るＰ型トランジスタＰ２と、ドレインをこのＰ型トラン
ジスタＰ２のドレインと接続しゲートを電源端子ＰＳＴ
と接続するＮ型トランジスタＮ６と、ドレイン，ゲート
をＮ型トランジスタＮ６のソースと接続しソースを基準
電位点と接続するＮ型トランジスタＮ７と、入力端をＰ
型トランジスタＰ２及びＮ型トランジスタＮ６のドレイ
ンと接続するインバータＩＶ１と、入力端をこのインバ
ータＩＶ１の出力端と接続し出力端から電源投入検出パ
ルスＰＯＮを出力するインバータＩＶ２とを備えた構成
となっている。
【００１２】次にこの実施例の動作について説明する。
図２（Ａ），（Ｂ）はこの実施例の動作を説明するため
の電源電位Ｖｃｃ１，Ｖｃｃ２と電源投入検出パルスＰ
ＯＮの波形図である。
図２（Ａ），（Ｂ）はこの実施例の動作を説明するため
の電源電位Ｖｃｃ１，Ｖｃｃ２と電源投入検出パルスＰ
ＯＮの波形図である。
【００１３】電源投入検出パルスＰＯＮは、Ｎ型トラン
ジスタのしきい値電圧をＶｔとすると、その２倍つまり
２Ｖｔまでは電源線ＰＬ１と同じ電位波形を示すが、電
源端子ＰＳＴからの供給電圧が２Ｖｔを越えると、Ｎ型
トランジスタＮ６，Ｎ７がともにオン状態となり節点Ｎ
Ｐ１が低レベル近傍の値へと変化するので、一定期間Ｖ
ｔを越えるパルス波形となる（Ｔ１まで）。
ジスタのしきい値電圧をＶｔとすると、その２倍つまり
２Ｖｔまでは電源線ＰＬ１と同じ電位波形を示すが、電
源端子ＰＳＴからの供給電圧が２Ｖｔを越えると、Ｎ型
トランジスタＮ６，Ｎ７がともにオン状態となり節点Ｎ
Ｐ１が低レベル近傍の値へと変化するので、一定期間Ｖ
ｔを越えるパルス波形となる（Ｔ１まで）。
【００１４】電源投入検出パルスＰＯＮがＶｔ以上に上
昇し再びＶｔに戻るまで（Ｔ１）の間はＮ型トランジス
タＮ５がオン状態であるので電源線ＰＬ２の電位Ｖｃｃ
２は接地電位にあり、Ｖｔより更に低下するとＮ型トラ
ンジスタＮ５はオフ状態となるので、この点（Ｔ１）か
ら電源電線ＰＬ２の電位Ｖｃｃ２は上昇しＶｃｃまで達
する。
昇し再びＶｔに戻るまで（Ｔ１）の間はＮ型トランジス
タＮ５がオン状態であるので電源線ＰＬ２の電位Ｖｃｃ
２は接地電位にあり、Ｖｔより更に低下するとＮ型トラ
ンジスタＮ５はオフ状態となるので、この点（Ｔ１）か
ら電源電線ＰＬ２の電位Ｖｃｃ２は上昇しＶｃｃまで達
する。
【００１５】このように、電源線ＰＬ１の電位Ｖｃｃ１
の方がＶｃｃに達するまで常にどの時点でも電源線ＰＬ
１の電位Ｖｃｃ２より高い電位にあるので、電源投入時
にはメモリセルＭＣ１，ＭＣ２の節点Ｑ１からインバー
タＭＩＶ２のＮ型トランジスタＮ２のゲート電圧供給
が、節点Ｑ２からインバータＭＩＶ１のＮ型トランジス
タＮ１のゲート電圧供給より早いので、Ｎ型トランジス
タＮ２がオン状態となり、フリップフロップ特性で他方
のＮ型トランジスタＮ１はオフ状態となる。つまり、電
源投入時メモリセルＭＣ１，ＭＣ２の節点Ｑ１は低レベ
ル，節点Ｑ２は高レベルに常に安定してクリアされる。
の方がＶｃｃに達するまで常にどの時点でも電源線ＰＬ
１の電位Ｖｃｃ２より高い電位にあるので、電源投入時
にはメモリセルＭＣ１，ＭＣ２の節点Ｑ１からインバー
タＭＩＶ２のＮ型トランジスタＮ２のゲート電圧供給
が、節点Ｑ２からインバータＭＩＶ１のＮ型トランジス
タＮ１のゲート電圧供給より早いので、Ｎ型トランジス
タＮ２がオン状態となり、フリップフロップ特性で他方
のＮ型トランジスタＮ１はオフ状態となる。つまり、電
源投入時メモリセルＭＣ１，ＭＣ２の節点Ｑ１は低レベ
ル，節点Ｑ２は高レベルに常に安定してクリアされる。
【００１６】なお、この実施例においては抵抗素子をＰ
型トランジスタＰ１で形成したが、この抵抗素子は多結
晶シリコン等による通常の抵抗であってもかまわない。
この場合、上述の実施例よりレイアウト面積を小さくで
きる利点がある。
型トランジスタＰ１で形成したが、この抵抗素子は多結
晶シリコン等による通常の抵抗であってもかまわない。
この場合、上述の実施例よりレイアウト面積を小さくで
きる利点がある。
【００１７】
【発明の効果】以上説明したように本発明は、メモリセ
ルを形成する第１のインバータには第１の電源線から、
第２のインバータには第２の電源線から電源電位を供給
するようにし、第２の電源線による電源電位の供給を、
電源投入検出回路及びトランジスタにより第１の電源線
より遅らせる構成とすることにより、従来のカウンタ回
路やマルチプレクサを用いなくても、メモリセルを安定
してクリアすることができるので、チップ面積を低減す
ることができる効果がある。
ルを形成する第１のインバータには第１の電源線から、
第２のインバータには第２の電源線から電源電位を供給
するようにし、第２の電源線による電源電位の供給を、
電源投入検出回路及びトランジスタにより第１の電源線
より遅らせる構成とすることにより、従来のカウンタ回
路やマルチプレクサを用いなくても、メモリセルを安定
してクリアすることができるので、チップ面積を低減す
ることができる効果がある。
【図１】本発明は一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部電位の波形図である。
各部電位の波形図である。
【図３】従来の半導体スタティックメモリの一例を示す
ブロック図である。
ブロック図である。
【図４】図３に示された半導体スタティックメモリの動
作を説明するための各部信号の波形図である。
作を説明するための各部信号の波形図である。
１ アドレスバッファ ２ マルチプレクサ ３ 行デコーダ ４ メモリセルアレイ ５ カウンタ回路 ６ アドレスバッファ ７ マルチプレクサ ８ 列デコーダ ９ 列スイッチ回路 １０ センス増幅器 １１ 書込回路 １２ クリアイネーブル信号発生回路 １００ 電源投入検出回路 ＩＶ１，ＩＶ２ インバータ ＭＣ１，ＭＣ２ メモリセル ＭＩＶ１，ＭＩＶ２ インバータ Ｎ１〜Ｎ７ Ｎ型トランジスタ Ｐ１，Ｐ２ Ｐ型トランジスタ ＰＬ１，ＰＬ２ 電源線 Ｒ１，Ｒ２ 抵抗
Claims (2)
- 【請求項１】 出力端を互いに相手方の入力端に接続す
る第１及び第２のインバータをそれぞれ備え基準電位及
び電源電位が供給されて動作するスタティック型の複数
のメモリセルと、一端を電源端子と接続し前記複数のメ
モリセルの第１のインバータに前記電源電位を供給する
第１の電源線と、一端を前記電源端子と接続する抵抗素
子と、一端を前記抵抗素子の他端と接続しこの抵抗素子
を介して前記複数のメモリセルの第２のインバータに前
記電源電位を供給する第２の電源線と、前記電源端子に
供給される電源電位の立上り開始点から立上りこの電源
電位が予め設定されたレベルに達するまで所定のレベル
より大きいレベルを保つ電源投入検出パルスを発生する
電源投入検出回路と、ソース，ドレインを前記第２の電
源線と前記基準電位の供給線との間に接続しゲートに入
力される前記電源投入検出パルスによりオンとなる第１
のトランジスタと有することを特徴とする半導体スタテ
ィックメモリ。 - 【請求項２】 抵抗素子が、ゲートに電源投入検出パル
スを入力して第１のトランジスタとは逆のオン，オフ動
作をする第２のトランジスタで形成された請求項１記載
の半導体スタティックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318754A JP2783023B2 (ja) | 1991-12-03 | 1991-12-03 | 半導体スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318754A JP2783023B2 (ja) | 1991-12-03 | 1991-12-03 | 半導体スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628860A JPH0628860A (ja) | 1994-02-04 |
| JP2783023B2 true JP2783023B2 (ja) | 1998-08-06 |
Family
ID=18102567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3318754A Expired - Lifetime JP2783023B2 (ja) | 1991-12-03 | 1991-12-03 | 半導体スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2783023B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4727796B2 (ja) * | 2000-09-04 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP5950875B2 (ja) * | 2013-07-22 | 2016-07-13 | 京セラドキュメントソリューションズ株式会社 | 帯電ローラー、画像形成装置 |
-
1991
- 1991-12-03 JP JP3318754A patent/JP2783023B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628860A (ja) | 1994-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980421 |