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JP2772640B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JP2772640B2
JP2772640B2 JP63106982A JP10698288A JP2772640B2 JP 2772640 B2 JP2772640 B2 JP 2772640B2 JP 63106982 A JP63106982 A JP 63106982A JP 10698288 A JP10698288 A JP 10698288A JP 2772640 B2 JP2772640 B2 JP 2772640B2
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Japan
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signal
memory cell
cell array
drive voltage
word line
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JP63106982A
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勝己 堂阪
正樹 熊野谷
康弘 小西
宏之 山崎
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、歩留りの高い半導体記憶装置に関するも
のである。
［従来の技術］ 近年、産業用および民生用機器のマイクロエレクトロ
ニクス化の要請に応えるため、LSI（大規模集積回路）
をさらに大規模化したVLSI（超大規模集積回路）が開発
され、商用に供されている。
このようなVLSIでは、１つのシリコンチップ上に数百
万個の素子を集積する必要があり、そのため最小寸法約
１μｍという微細な加工技術が用いられる。このため、
従来では問題とならなかった粒径１μｍ以下の異物や、
加工のための各種材料の残留物などがデバイスに悪影響
を与え、良品の取れ率すなわち歩留りが著しく低下され
る。
そこで、この歩留りを向上させるために、一般に冗長
回路技術が採用されている。これは、同一のチップ上に
予備（スペア）のワード線またはビット線を設け、メモ
リセルアレイ内に欠陥セルがあるとき、この欠陥セルを
ワード線またはビット線単位で予備の線に置き換えると
いうものである。これにより、不良品として除かれるは
ずのチップの大部分がこのような冗長回路を採用するこ
とにより救済されるので、歩留りを大幅に改善すること
ができる。
第３図は、冗長回路を備える従来の1M（メガ）ビット
ダイナミックRAM（Random Access Memory）を示すブロ
ック図である。この図では簡単化のために冗長回路に関
する部分が省略されているが、これについては後で説明
する。
第３図を参照して、このダイナミックRAMは、４つの
ブロックに分割されたメモリアレイ１ないし４と、各メ
モリアレイ１ないし４に含まれるワード線を駆動するた
めの信号WDSを発生するワード線駆動信号発生回路51
と、ワード線駆動信号WDSをブーストするためのワード
線ブースト回路10とを含む。ワード線駆動信号発生回路
51はRASバッファ52を介して▲▼（行アドレスス
トローブ）信号を受けるように接続される。各メモリア
レイ１ないし４、たとえばメモリアレイ１は、行デコー
ダ1aと、センスアンプ1bと、列デコーダ1cとが接続され
る。
このダイナミックRAMは、４つのブロックのメモリア
レイ１ないし４に対して、ニブルモードと称される４ビ
ットの高速シリアルアクセスモードでアクセスされる。
次に、動作について説明する。
一般に、ダイナミックRAMは行および列のアドレス信
号を時分割で端子A0ないしA9を介し受ける。まず、それ
ぞれのアドレス信号は、それぞれ▲▼信号および
▲▼（列アドレスストローブ）信号が下降するエ
ッジタイミングで入力される。次に、行アドレス信号に
より４つの行デコーダのうちの１つが選択され、ブース
トされたワード線駆動信号WDBによりワード線が活性化
される。一方、列アドレス信号により４つの列デコーダ
のうちの１つが選択され、ビット線が選択される。これ
により、たとえば、読出動作時にはメモリセルにストア
された信号がビット線に与えられる。
第４図は、従来の１つのメモリセルの等価回路を示す
回路図である。
第４図を参照して、メモリセルMCは、ワード線WLおよ
びビット線BLに接続されたスイッチング用のトランジス
タQMと、キャパシタCSとを含む。ハイレベル（１）また
はローレベル（０）の電圧をこのキャパシタCSに与える
ことにより、信号がストアされる。
キャパシタCSの一方電極に或る一定レベルの電圧VCP
が与えられる。ワード線WLが活性化されるとトランジス
タQMがオンする。これにより、キャパシタCSにストアさ
れた電荷がフローティング状態にもたらされたビット線
BLに与えられる。ここで、ビット線BLの浮遊容量CBLは
キャパシタCSの容量の10倍程度の大きさなので、ビット
線BLにはわずか数百mVの電位変化が現われる。
そこで、第３図に示されるように、この電位変化は、
センスアンプにより増幅された後、読出書込用のI/O線
に与えられる。また、この信号はプリアンプによりさら
に増幅される。
以上の一連の動作により、メモリアレイ１ないし４中
でそれぞれ指定されたメモリセルMC1ないしMC4の４ビッ
トの信号がI/O線を介して同時にプリアンプ21ないし24
に与えられる。
ニブルモードにおいて、ニブルデコーダ58はシフトレ
ジスタとして動作し、CAS信号のトグルにより４ビット
のこれらの信号を順次高速に出力バッファ57に転送す
る。一方、通常のモードでは、ニブルデコーダ58は、最
上位の行および列アドレス信号RA9およびCA9をデコード
するデコーダとして動作し、アドレス信号RA9およびCA9
に応答して４ビットの信号のうちから１ビットの信号が
出力バッファ57に転送される。
一方、書込動作では、逆に入力バッファ56を介して入
力された入力データがI/O線を経由してメモリセルMC1な
いしMC4に書込まれる。
次に、ワード線ブースト回路について説明する。
再び第４図を参照して、ワード線WLが高レベルに変化
するとトランジスタQMがオンする。この高レベルが電源
電圧レベルVccであるとすると、トランジスタQMのしき
い値電圧VTHだけ高レベルの記憶レベルが失われる。こ
の損失率は通常20％程度であり、直ちに誤動作が起こる
わけではない。しかし、たとえば、電源電圧レベルが低
くなると、相対的に損失が大きくなり動作マージンが減
少するなどの問題が生じる。ワード線ブースト回路は、
この問題を解決するためのもので、ワード線の電圧レベ
ルを、電源電圧レベルVccにトランジスタQMのしきい値
電圧VTHを加えた値以上に昇圧するものである。
第５図は、従来のワード線ブースト回路の一例を示す
回路図である。
第５図を参照して、このワード線ブースト回路10は、
ワード線駆動信号WDSを受けるように接続されたインバ
ータ41と、その出力に接続されたクロックトインバータ
42と、クロックトインバータ42の出力に接続された遅延
のためのインバータ43ないし46の直列接続と、ブースト
用のキャパシタCBとを含む。インバータ44および45が接
続されるノードNFはクロックトインバータ42のクロック
入力に接続される。なお、ノードNBはインバータ46の出
力を示し、WDBはブーストされたワード線駆動信号を示
す。
第６図は、第５図に示されたワード線ブースト回路の
動作を説明するためのタイミング図である。
次に、第５図および第６図を参照して、このワード線
ブースト回路10の動作について説明する。
まず、時刻T0においてワード線駆動信号WDSが高レベ
ルに変化する。出力信号WDBは、インバータ41および42
により遅延して時刻T1において高レベルに変化する。さ
らに、ノードNFの電圧レベルVNFは、インバータ43およ
び44により遅延して時刻T2において高レベルに変化す
る。クロックトインバータ42はこの高レベルの電圧VNF
によりカットオフされ、クロックトインバータ42の出力
（このワード線ブースト回路10の出力）が電源電圧レベ
ルVccを有するフローティング状態にもたらされる。
この後、さらに、ノードNBの電圧レベルVNBがインバ
ータ45および46の遅延により時刻T3において高レベルに
変化する。これにより、出力信号WDBの電圧レベルはキ
ャパシタCBの容量結合により電源電圧レベルVccを越え
るレベルVcc＋Ｖαに昇圧される。キャパシタCBの容量
値を適当に設定することにより、このＶαをトランジス
タQMのしきい値電圧VTH以上にする。
このようにして、ワード線駆動信号WDSがブーストさ
れ、ブーストされたワード線駆動信号WDBが得られるの
であるが、この信号WDBの高レベルは、電源から切り離
されてフローティング状態となった出力から出力されて
いる。
このブーストされたワード線駆動信号WDBが、第３図
に示されるように、４つの行デコーダを介してメモリア
レイ１ないし４に与えられ、それぞれにおいてワード線
WLを同時に活性化する。
第７図は、従来の行デコーダの一例を示す概略の回路
図である。この図では、例として第３図の行デコーダ1a
が示される。
第７図を参照して、この行デコーダ1aは、それぞれが
512行のうちの１行を活性化するための512個の単位行デ
コーダRDを含み、この図では、Ｋ番目の単位行デコーダ
RDKとそれに隣接するＫ＋１番目の単位行デコーダRDK+1
とが示される。たとえばＫ番目の単位行デコーダRD
Kは、行アドレス信号RA0ないしRA8を受けるように接続
されたNANDゲート71と、その出力に接続されたインバー
タ72と、３つのＮチャネルトランジスタQAK、QBKおよび
QCKとを含む。
動作において、たとえばこの単位行デコーダRDKが選
択されたとき、行アドレス信号RA0ないしRA8がすべて高
レベルとなり、NANDゲート71は低レベルの信号を出力す
る。この信号は、インバータ72により反転されてトラン
ジスタQBKのゲートに与えられ、また、トランジスタQCK
のゲートにも与えられる。これにより、トランジスタQ
BKはオンし、ブーストされたワード線駆動信号WDBがこ
のトランジスタQBKを介してワード線WLKに与えられる。
一方、隣接する単位行デコーダRDK+1では、非選択状
態のためNANDゲートが高レベルの信号を出力し、したが
って、トランジスタQBK+1がオフし、トランジスタQCK+1
がオンする。これにより、ワード線WLK+1が低レベルに
もたらされる。
次に、冗長回路について説明する。
第８図は、従来のメモリアレイとそこに設けられた冗
長回路とを示す概念図である。
第８図を参照して、ここでは冗長回路として、行デコ
ーダ1aの中に設けられた予備行デコーダ1asと、メモリ
アレイ１の中に設けられ予備のための複数のメモリセル
を有する予備行1sとが設けられている。一般には、さら
に予備列デコーダおよび予備列が備えられるが、この図
では省略されている。
冗長テストによりメモリアレイ１中の或るメモリセル
またはワード線に欠陥が発見された場合、そのワード線
を活性化するための単位行デコーダを常に不活性となる
ようにし、この不良の単位行デコーダを選択するアドレ
ス信号が与えられたとき、予備の行デコーダ1asが選択
されるようにプログラムする。一般に、このプログラム
はヒューズ素子を高電圧パルスまたはレーザ光線により
溶断することにより行なわれる。このようにして、欠陥
を含む行が予備行1sに置換され、不良品が良品として再
生される。
［発明が解決しようとする課題］ 第９図は、第７図に示された行デコーダに異常がある
場合を示す回路図である。
第９図を参照して、この図では、異常の例として、隣
接する２本のワード線WLKおよびWLK+1が抵抗RSを有する
異物によりショートした場合が示される。これにより、
ブーストされたワード線駆動信号WDBが抵抗RSを介して
矢印で示される経路で接地に流れる。前述のように、こ
の信号WDBは出力がフローティング状態にもたらされた
ワード線ブースト回路から出力されているので、信号W
DBのレベルが低下し、このワード線WLKが不良となる。
しかし、第３図に示されるように、この信号WDBは４
つの行デコーダを介して４本のワード線WLに同時に与え
られているので、たとえば、メモリアレイ１のワード線
だけがこのような不良を起こした場合でも、信号WDBの
レベルが低下するので他のメモリアレイ２ないし４のワ
ード線も不良と判断される。すなわち、他のワード線に
は何ら欠陥がないにもかかわらず、これらは不良とみな
される。
これにより、各メモリアレイ１ないし４に予備行デコ
ーダおよび予備行が１つずつしか設けられていない場合
には、これらのすべてがワード線の置換のために使用さ
れてしまい、メモリセルに欠陥が存在するときにはこれ
を救済することができないので歩留りが低下するという
課題があった。また、予備行デコーダおよび予備行が２
つずつ以上用意されている場合でも、前述したような見
かけ上の不良があるためこれらを有効に使用できないと
いう課題もある。
この発明は、上記のような課題を解消するためになさ
れたもので、欠陥が存在しても有効に対策を施すことに
より高い歩留りが得られる半導体記憶装置を得ることを
目的とする。
［課題を解決するための手段］ 請求項（１）の発明に係る半導体記憶装置は、それぞ
れが複数のワード線に接続された複数のメモリセルを含
む複数のメモリセルアレイブロックと、外部から状態入
力手段を介して与えられた状態制御信号およびアドレス
入力手段を介して与えられたアドレス信号に応答してワ
ード線を駆動するための駆動電圧を発生する駆動電圧発
生手段と、複数のメモリセルアレイブロックのいずれに
駆動電圧を与えるのかを示すブロック選択信号を外部か
ら受けるブロック選択信号入力手段と、駆動電圧発生手
段と複数のメモリセルアレイブロックとの間に接続さ
れ、ブロック選択信号に応答して駆動電圧を複数のメモ
リセルアレイブロックのうちの１つに与える駆動電圧分
配手段とを含む。
請求項（２）の発明に係る半導体記憶装置は、それぞ
れが複数のワード線に接続された複数のメモリセルを含
む複数のメモリセルアレイブロックと、外部から状態入
力手段を介して与えられた状態制御信号およびアドレス
入力手段を介して与えられたアドレス信号に応答してワ
ード線を駆動するための第１の駆動電圧を発生する駆動
電圧発生手段と、ワード線を駆動するための第２の駆動
電圧を出力する電源手段と、第１または第２の駆動電圧
のうちいずれをメモリセルアレイブロックに与えるのか
を選ぶ切替信号を外部から受ける切替信号入力手段と、
駆動電圧発生手段および電源手段ならびに複数のメモリ
セルアレイブロックの間に接続され、切替信号に応答し
て駆動電圧発生手段または電源手段のうちのいずれかを
複数のメモリセルアレイブロックに接続する切替手段と
を含む。
［作用］ 請求項（１）の発明における半導体記憶装置は、駆動
電圧分配手段が駆動電圧発生手段からの駆動電圧を複数
のメモリセルアレイブロックのうちのブロック選択信号
により選択されたメモリセルアレイブロックに与える。
これにより、不良が存在する箇所をメモリセルアレイブ
ロックごとに限定して知ることができる。したがって、
たとえば冗長回路を適用するなど、有効に対策を施すこ
とができる。
請求項（２）の発明における半導体記憶装置は、切替
手段が駆動電圧発生手段または電源手段のうち切替信号
により選ばれた方を複数のメモリセルアレイブロックに
接続する。また、切替手段は、電源手段と複数のメモリ
セルアレイブロックとが接続されたとき、状態信号およ
びアドレス信号に応答して第２の電圧を複数のメモリセ
ルアレイブロックに与える。これにより、メモリセルア
レイブロックのワード線が電源手段により駆動されるの
で、１つのメモリセルアレイブロックに存在する不良に
より引き起こされたワード線駆動電圧の低下が他のメモ
リセルアレイブロックに影響を与えることなく、不良が
存在する箇所をメモリセルアレイブロックごとに限定し
て知ることができる。したがって、たとえば冗長回路を
適用するなど、有効に対策を施すことができる。
［発明の実施例］ 第1A図は、請求項（１）の発明の一実施例を示す1Mビ
ットダイナミックRAMを示すブロック図である。
第1A図を参照して、このダイナミックRAMと第３図に
示された従来のものとを比較して異なる点は、ワード線
ブースト回路10と各行デコーダとの間に分配回路80が設
けられ、外部にこれを制御するためのテスト信号発生回
路90が設けられていることである。すなわち、分配回路
80は、予備パッドを介して与えられたテスト信号発生回
路90からの制御信号φｓ、BS0およびBS1に応答して、ブ
ーストされたワード線駆動信号WDBを選択的に各行デコ
ーダに与える。
第2A図は、第1A図で使用される分配回路の一例を示す
回路図である。
第2A図を参照して、この分配回路は、ブロック選択信
号BS0およびBS1をデコードするためのデコーダ81と、切
替制御信号φｓに応答してブーストされたワード線駆動
信号WDBを選択的に出力する切替回路82とを含む。デコ
ーダ81は、ANDゲート811ないし814と、インバータ815お
よび816とにより構成される。切替回路82は、たとえば
メモリアレイ１にワード線駆動信号WDB1を出力する部分
について、デコーダ81からの出力信号および切替制御信
号φｓを受けるように接続されたNORゲート821と、その
出力に接続されたインバータ822と、これらの出力に接
続されたＮチャネルトランジスタQ10，Q20およびQ30と
を含む。また、切替制御信号φｓを受けるように接続さ
れた信号線Ｌと電源Vccと間に抵抗820が接続されてい
る。
次に、動作について説明する。
まず最初に、冗長テストなどのテスト動作において、
たとえば、メモリアレイ１にだけ高レベルのワード線駆
動信号WDB1を出力する場合について述べる。
外部に設けられたテスト信号発生回路90から低レベル
のブロック選択信号BS0およびBS1と、低レベルの切替制
御信号φｓとが与えられる。ANDゲート811は、信号BS0
およびBS1に応答して、高レベルの信号を出力する。一
方、他のANDゲート812ないし814は、低レベルの信号を
出力する。したがって、NORゲート821だけが、低レベル
の信号を出力し、他のNORゲートは、高レベルの信号を
出力する。
これにより、トランジスタQ10およびトランジスタQ21
ないしQ23がオンし、トランジスタQ20およびトランジス
タQ11ないしQ13はオフする。したがって、ブーストされ
たワード線駆動信号WDBはトランジスタQ10を介してワー
ド線駆動信号WDB1として出力される。一方、他のメモリ
アレイ２ないし４には接地レベルのワード線駆動信号W
DB2ないしWDB4が出力される。
同様にして、ブロック選択信号BS0およびBS1のレベル
を適当に選択して与えることにより、他のワード線駆動
信号WDB2ないしWDB4のそれぞれについても、高レベルの
信号を出力することができる。
次に、このダイナミックRAMが通常の動作を行なうと
き、切替制御信号φｓを外部から受ける端子（予備パッ
ド）が開放される。このとき、切替制御信号φｓを受け
るべき信号線Ｌは、抵抗820を介して接続されている電
源Vccにより高レベルにプルアップされる。これによ
り、すべてのNORゲートは、ブロック選択信号BS0および
BS1のレベルにかかわらず高レベルの信号を出力し、ト
ランジスタQ10ないしQ13がオンする。したがって、ブー
ストされたワード線駆動信号WDBが、トランジスタQ10な
いしQ13を介してそれぞれのワード線駆動信号WDB1ない
しWDB4として同時に出力される。
このように、テスト動作において、メモリアレイ１な
いし４ごとに選択的にワード線駆動信号WDB1ないしWDB4
を与えることができるので、たとえば、第９図に示され
るようにワード線間に異物によるショートが発生した場
合でも、メモリアレイ１においてその不良が存在してい
ることを限定して知ることができ、実際に不良が存在す
るメモリアレイ１についてのみ予備行デコーダを使用で
きる。したがって、メモリアレイ２ないし４に設けられ
た予備行デコーダを、たとえば、メモリセルなどの他の
不良の救済にあてるなど、より有効に使うことができ、
歩留りを向上させることができる。
なお、上述したテスト動作においては、ニブルモード
による動作を行なうことができないが、たとえば冗長テ
ストにおいて、ニブルモードの動作を行なう必要がない
ので問題はない。
第1B図は、請求項（２）の発明の一実施例を示す1Mビ
ットダイナミックRAMを示すブロック図である。
第1B図を参照して、このダイナミックRAMと第３図に
示された従来のものとを比較して異なる点は、ワード線
ブースト回路15が、ワード線駆動信号WDSをブーストす
ることによって得られた信号と、外部電源により与えれ
た電圧信号VWLとを切替えて出力する機能を有すること
である。なお、外部にはテスト信号発生回路90が設けら
れ、そこから外部電圧信号VWLと切替制御信号S1とがダ
イナミックRAMに与えられる。
第2B図は、第1B図に示されたダイナミックRAMにおい
て使用される切替機能を有するワード線ブースト回路の
一例を示す回路図である。
第2B図を参照して、この切替機能を有するワード線ブ
ースト回路15は、第５図に示された従来のものと比較し
て、さらに、ワード線駆動信号WDSと外部電圧信号VWLと
を切換えるように接続された切替スイッチSW1およびSW2
と、信号WDSに応答して外部電圧信号VWLを出力するよう
に接続されたＮチャネルトランジスタQ1およびQ2とを含
む。
第2C図は、第2B図に示された切替機能を有するワード
線ブースト回路の動作を説明するためのタイミング図で
ある。
次に、第2B図および第2C図を参照して、動作について
説明する。
まず、通常の動作において、切替スイッチSW1が端子
ａ側に接続され、スイッチSW2は端子ｃ側に接続され
る。したがって、このワード線ブースト回路15は、第５
図に示された従来のものと同様の動作を行なう。
次に、冗長テストなどのテスト動作において、切替ス
イッチSW1およびSW2は、それぞれ切替制御信号S1に応答
して、端子ｂ側および端子ｄ側に接続される。また、ト
ランジスタQ2に外部電圧信号VWLが与えられる。
時刻T0においてワード線駆動信号WDSが高レベルに変
化すると、ノードNAの電圧VNAは上昇しVcc−VTH2（VTH2
はトランジスタQ1のしきい値電圧とする）になる。ま
た、出力信号WDBは、インバータ41および42により遅延
して時刻T1において高レベルに変化する。さらに、ノー
ドNFの電圧レベルVNFは、インバータ43および44により
遅延して時刻T2において高レベルに変化する。クロック
トインバータ42は、この高レベル電圧VNFによりカット
オフされ、クロックトインバータ42の出力がフローティ
ング状態にもたらされる。
この後、さらに、ノードNBの電圧レベルVNBがインバ
ータ45および46の遅延により時刻T3において高レベルに
変化する。これにより、ノードNAの電圧レベルVNAがキ
ャパシタCBの容量結合によりVcc＋Ｖβに昇圧される。
ここで、キャパシタCBと、ノードNAが接地との間に持つ
浮遊容量CNAとの比を適当に設定することにより、出力
信号WDBのレベルは、Vcc＋Ｖβ≧VWL＋WTH3（VTH3はト
ラジスタQ2のしきい値電圧とする）の関係を満たすこと
ができる。トランジスタQ2は、このとき完全にオンし、
出力信号WDBのレベルは外部電圧信号VWLのレベルにクラ
ンプされる。
低インピーダンスを持つ外部電源を使用することによ
り、たとえば、第９図に示されるようにワード線に異物
によるショートが発生した場合でも、ワード線駆動信号
WDBのレベルが極端に低下することを防ぐことができ
る。したがって、同時に選択された他のメモリアレイ２
ないし４のワード線は不良とみなされず、これらのメモ
リアレイ２ないし４に設けられた予備行デコーダを他の
メモリセルなどの不良の救済にあてるなど、より有効に
使用することができるので、歩留りを向上させることが
できる。
なお、以上に述べた２つの実施例では、制御信号は、
専用に設けられた予備パッドを介して外部から与えられ
ているが、これを外部から与えられる他の信号、たとえ
ば、RAS信号やCAS信号などの変化するタイミングを利用
して、内部で発生するような構成にしてもよい。
あるいは、所定の電圧レベルが外部から与えられるべ
き端子にそのレベルとは異なる特定のレベルを持つ信号
を与え、これを検出して制御信号を内部で発生するよう
な構成にしてもよい。
また、これらの実施例ではＮチャネル型メモリセルを
用いたダイナミック型半導体記憶装置について説明した
が、Ｐチャネル型メモリセルを用いたダイナミック型半
導体記憶装置についてもこれらの発明は適用できる。そ
の場合、ワード線ブースト回路として接地電位より低い
電位にブーストする回路を設ければよい。なお、その
際、接地レベルよりも低い電圧信号VWLを与える必要が
ある。
［発明の効果］ 以上のように、請求項（１）の発明によれば、外部か
ら与えられたブロック選択信号に応答して駆動電圧発生
手段からの駆動電圧を複数のメモリセルアレイブロック
のうちの１つに与える駆動電圧分配手段を含むので、不
良が存在する箇所をメモリセルアレイブロックごとに限
定して知ることができ、例えば冗長回路を適用するな
ど、有効に対策を施すことにより、歩留りの高い半導体
記憶装置を得ることができる。
また、請求項（２）の発明によれば、外部から与えら
れた切替信号に応答して通常の駆動電圧発生手段の代わ
りに電源手段を複数のメモリセルアレイブロックに接続
する切替手段を含むので、不良が存在する箇所をメモリ
セルアレイブロックごとに限定して知ることができ、た
とえば冗長回路を適用するなど、有効に対策を施すこと
により、歩留り高い半導体記憶装置を得ることができ
る。
【図面の簡単な説明】
第1A図は、請求項（１）の発明の一実施例を示す1Mビッ
トダイナミックRAMを示すブロック図である。第1B図
は、請求項（２）の発明の一実施例を示す1Mビットダイ
ナミックRAMを示すブロック図である。第2A図は、第1A
図に示されたダイナミックRAMで使用される分配回路の
一例を示す回路図である。第2B図は、第1B図に示された
ダイナミックRAMで使用される切替機能を有するワード
線ブースト回路の一例を示す回路図である。第2C図は、
第2B図に示された切替機能を有するワード線ブースト回
路の動作を説明するためのタイミング図である。第３図
は、従来の1MビットダイナミックRAMを示すブロック図
である。第４図は、従来のメモリセルの等価回路を示す
回路図である。第５図は、従来のワード線ブースト回路
の一例を示す回路図である。第６図は、第５図に示され
たワード線ブースト回路の動作を説明するためのタイミ
ング図である。第７図は、従来の行デコーダの一例を示
す概略の回路図である。第８図は、従来のメモリアレイ
とそこに設けられた冗長回路とを示す概念図である。第
９図は、第７図に示された行デコーダに異常がある場合
を示す回路図である。 図において、１ないし４はメモリアレイ、1aは行デコー
ダ、1bはセンスアンプ、1cは列デコーダ、1asは予備行
デコーダ、1sは予備行、10および15はワード線ブースト
回路、51はワード線駆動信号発生回路、80は分配回路、
81はデコーダ、82は切替回路、90はテスト信号発生回路
である。 なお、図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平１−235099（ＪＰ，Ａ) 特開 平１−264700（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】それぞれが複数のワード線に接続された複
    数のメモリセルを含む複数のメモリセルアレイブロック
    を備えた半導体記憶装置であって、 外部から前記記憶装置の状態を制御するための状態制御
    信号を受ける状態入力手段と、 外部から前記記憶装置をアドレッシングするためのアド
    レス信号を受けるアドレス入力手段と、 前記状態入力手段からの状態信号および前記アドレス入
    力手段からのアドレス信号に応答して、前記メモリセル
    アレイブロックのワード線を駆動するための駆動電圧を
    発生する駆動電圧発生手段と、 前記複数のメモリセルアレイブロックのいずれに前記駆
    動電圧発生手段からの駆動電圧を与えるのかを示すため
    のブロック選択信号を外部から受けるブロック選択信号
    入力手段と、 通常モードかテストモードかを切替える切替信号を外部
    から受ける切替信号入力手段と、 前記駆動電圧発生手段と前記複数のメモリセルアレイブ
    ロックとの間に接続され、前記切替信号入力手段を介し
    て外部から与えられた切替信号と前記ブロック選択信号
    入力手段を介して外部から与えられたブロック選択信号
    とに応答して、前記駆動電圧発生手段からの駆動電圧
    を、テストモードのときは前記複数のメモリセルアレイ
    ブロックのうちの１つに与えかつ通常モードのときはす
    べてのメモリセルアレイブロックに与える駆動電圧分配
    手段とを含む、半導体記憶装置。
  2. 【請求項２】それぞれが複数のワード線に接続された複
    数のメモリセルを含む複数のメモリセルアレイブロック
    を備えた半導体記憶装置であって、 外部から前記記憶装置の状態を制御するための状態制御
    信号を受ける状態入力手段と、 外部から前記記憶装置をアドレッシングするためのアド
    レス信号を受けるアドレス入力手段と、 前記状態入力手段からの状態信号および前記アドレス入
    力手段からのアドレス信号に応答して、前記メモリセル
    アレイブロックのワード線を駆動するための第１の駆動
    電圧を発生する駆動電圧発生手段と、 前記メモリセルアレイブロックのワード線を駆動するた
    めの第２の駆動電圧を出力する電源手段と、 前記第１および第２の駆動電圧のうちいずれを前記複数
    のメモリセルアレイブロックに与えるのかを選ぶ切替信
    号を外部から受ける切替信号入力手段と、 前記駆動電圧発生手段および前記電源手段ならびに前記
    複数のメモリセルアレイブロックの間に接続され、前記
    切替信号入力手段を介して外部から与えられた切替信号
    に応答して、前記駆動電圧発生手段または前記電源手段
    のうちのいずれかを前記複数のメモリセルアレイブロッ
    クに接続する切替手段とを含み、 前記切替手段は、前記電源手段と前記複数のメモリセル
    アレイブロックとが接続されたとき、前記状態入力手段
    からの状態信号および前記アドレス入力手段からのアド
    レス信号に応答して、第２の電圧を前記複数のメモリセ
    ルアレイブロックに与える、半導体記憶装置。
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