JP2760126B2

JP2760126B2 - 周期比較回路及び位相比較回路

Info

Publication number: JP2760126B2
Application number: JP2055693A
Authority: JP
Inventors: 琢司中野
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-04-28
Filing date: 1990-03-07
Publication date: 1998-05-28
Anticipated expiration: 2013-05-28
Also published as: JPH0380620A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、上位装置等から提供された基準とする第１
の入力パルス列信号と、この第１の入力パルス列信号の
1/Nの短い周期を有する第２の入力パルス列信号との２
つの入力パルス列信号間の周期及び位相を比較し、２つ
の入力パルス列信号間の周期差のずれ及び位相差を検出
する周期比較回路及び位相比較回路に係り、特にループ
フィルタを含まないPLL回路（位相同期回路）をディジ
タル的に構成する場合に必要となる周期比較回路及び位
相比較回路に関する。

（発明の背景）周知のように、従来の位相同期回路（PLL:Phase Lock
Loop）は、所定の応答・同期性能を得るためにループ
フィルタ（LPF）を含むことが不可欠とされているが、
信頼性や安定性の向上を図るためにPLLをディジタル化
する場合、このLPFの機能はアナログ回路の場合のよう
な簡便な回路構成によっては実現できない。

そこで、本出願人は、第９図に示す如きPLLを開発し
先に出願した（未公開）。このPLLは、第９図に示すよ
うに、→→→→→の主閉ループに、この主
閉ループの位相同期出力確保の前提とする→→→
→の周期同期出力を得る副閉ループを並設し、従来
必要とされていたループフィルタ（LPF）を実体として
含まない構成としたものである。

ここに、は入力信号（連続値とする）の位相θ
_１（ｔ）と出力信号の位相θ_０（ｔ）との位相比較を行
う比較器、はその位相比較特性であって、全体として
位相差検出手段を構成する。は主閉ループに含まれる
ループゲイン（Ｋ_β）、は検出した位相差に副閉ルー
プで生成した周期（周期比較信号）ω_０（ｔ）を加えて
の発振周期を制御する制御信号を出力する加算手段、
は入力された制御量に比例した周期で発振動作をする
発振手段である。

また、は入力信号の位相θ_１（ｔ）を微分して入力
信号の周期ω_１（ｔ）を検出する微分器、は入力信号
の周期ω_１（ｔ）と周期比較信号ω_０（ｔ）との周期比
較を行う比較器、は周期比較特性であり、全体として
周期差検出手段を構成する。

は副閉ループに含まれるループゲイン（Ｋ_α、は
入力された周期差を積分し周期ω_０（ｔ）の周期比較信
号を形成する周期比較信号発生手段である。

以上の構成において、副閉ループでは、微分器の出
力ω_１（ｔ）はω_１（ｔ）＝θ_１（ｔ）とすると、 ω_１（ｓ）＝ｓθ_１（ｓ） …………（１）と表せるから、周期比較信号発生手段の出力ω
_０（ｔ）は、と表せる。すると、主閉ループで生成される出力信号の
位相θ_０（ｔ）は、と表せる。従って、式（１）、同（２）、同（３）を整
理すると、（Ｋ_αｓ＋Ｋ_βｓ＋Ｋ_αＫ_β）θ_ｉ（ｓ）＝（s²＋Ｋ_α
ｓ＋Ｋ_βｓ＋Ｋ_αＫ_β）θ_０（ｓ） …………（４）となり、伝達関数Ｈ（ｓ）は、となる。

ところで、従来のループフィルタ（LPF）を含むPLLの
伝達関数Ｈ（ｓ）は、周知のように、と表せるが、ループフィルタが完全積分型能動フィルタ
でその伝達関数Ｆ（ｓ）が、である場合の式（６）は前記式（５）と同形式となる。
このことは、この第９図に示すPLLがループフィルタを
含む従来の２次ループPLLと同等に機能することを示す
ものである。

以上要するに、第９図に示すPLLは、副閉ループで生
成される入力信号の周期と同期した周期を、主閉ループ
で生成される入力信号の位相に同期した位相で発振する
発振手段の自走発振周期となるようにしたものであ
り、ループフィルタを実体として含まない簡素な回路構
成でかつ設計容易なディジタル化位相同期回路を実現し
ようとするものである。

（発明が解決しようとする課題）ところで、第９図に示す如きPLLを実現する場合、周
期差検出手段及び位相差検出手段をどのように構成する
かが問題となる。

即ち、２入力の周期や入力時刻を独立に計測した後、
演算的に処理することにすると、演算処理を含むため回
路規模が大きくなり、また高速化に適さない。特に、位
相同期回路においては出力と入力との相対的な周期差や
位相差が検出できればよく、入力の周期自体や入力時刻
自体を計測することは不要であるので簡素な構成が望ま
れる。

本発明は、このような問題に鑑みなされたもので、そ
の目的は、簡素な回路構成で２入力の周期差検出及び位
相差検出を高速になし得る周期比較回路及び位相比較回
路を提供することにある。

（課題を解決するための手段）前記の目的を達成するために、本発明の周期比較回路
及び位相比較回路は次の如き構成を有する。

即ち、第１発明の周期比較回路は、第１の所定周期の
基準とする入力信号としての第１入力パルス列信号と、
前記第１の所定周期の1/Nの第２の所定周期の周期同期
出力としての第２入力パルス列信号との間の周期を前記
第２入力パルス列信号のＮ分周周期に基づいて比較し、
その周期差を検出することによりループフィルタを含ま
ないディジタルPLL回路における前記第１入力パルス列
信号と第２入力パルス列信号間の周期差のずれを求める
周期比較回路であって；この周期比較回路は、前記第１
入力パルス列信号の各パルスの入力に応答してそれぞれ
略同一な時間幅を有する第１設定信号と第２設定信号と
をこの順序で前記各パルスのパルス時間幅内での立ち上
がり近傍と立ち下がり近傍に形成出力する設定信号発生
回路と；前記第２設定信号を受けて初期値が設定され、
その初期値からのアップカウント動作またはダウンカウ
ント動作のいずれか一方のカウント動作を前記第２入力
パルス列信号をクロックとし且つ前記第２入力パルス列
信号のＮ分周を伴いつつ行う第１バイナリカウンタと；
前記第１設定信号を受けて前記第１バイナリカウンタの
並列出力の全部または一部がアップカウントとダウンカ
ウントの何れかを指定する極性を含む初期値として設定
され、その初期値の内容によってアップカウントとダウ
ンカウントのカウント方向が自動的に設定されるプリセ
ットが施され、プリセットした前記初期値が零になるま
でカウントすることを次回の前記第１入力パルス列信号
の入力前に終了することを可能とする周波数且つ固定周
期の第３入力パルス列信号に従って初期値が零となるま
で前記設定されたカウント方向へのカウント動作を行っ
て、前記第３入力パルス列信号のカウント値を前記第１
入力パルス列信号と前記第２入力パルス列信号の周期差
のずれに対応するカウント値の直列データとして出力す
る第２バイナリカウンタと；を備えたことを特徴とする
ものである。

第２の発明の位相比較回路は、第１の所定周期の基準
とする入力信号としての第１入力パルス列信号の位相
と、前記第１の所定周期の1/Nの第２の所定周期の位相
同期出力としての第２入力パルス列信号の位相とを前記
第２パルス列信号のＮ分周周期に基づいて比較し、その
位相差を検出することによりループフィルタを含まない
ディジタルPLL回路における前記第１入力パルス列信号
と第２入力パルス列信号間の位相差を求める位相比較回
路であって；この位相比較回路は、前記第１入力パルス
列信号の各パルスの入力に応答して前記各パルスのパル
ス時間幅におけるカウント動作を抑止する設定信号を形
成出力する設定信号発生回路と；所定の初期値からのア
ップカウント動作またはダウンカウント動作のいずれか
一方のカウント動作を前記第２入力パルス列信号をクロ
ックとして行いカウント値を並列出力する第１バイナリ
カウンタと；前記設定信号を受けて前記第１バイナリカ
ウンタの並列出力の全部または一部がアップカウントと
ダウンカウントの何れかを指定する極性を含む初期値と
して設定され、その初期値の内容によってアップカウン
トとダウンカウントのカウント方向が自動的に設定され
て前記初期値が零になるまでカウントすることを次回の
前記第１入力パルス列信号の入力前に終了することを可
能とする周波数且つ固定周期の第３入力パルス列信号に
従って初期値が零となるまで前記設定されたカウント方
向へのカウント動作を行って、前記第３入力パルス列信
号のカウント値を前記第１入力パルス列信号と前記第２
入力パルス列信号の位相差に対応するカウント値の直列
データとして出力する第２バイナリカウンタと；を備え
たことを特徴とするものである。

（作用）次に、前記の如く設定される本発明の周期比較回路及
び位相比較回路の作用を説明する。

まず、第１発明の周期比較回路では、カウンタは第１
入力パルス列信号の各パルスの入力に応答して所定値に
セットされる。即ち、周期が検出される。そして、各パ
ルスの入力期間内第２入力パルス列信号に従ってその所
定値からの歩進動作を行う。その結果、第１入力パルス
列信号の１周期の期間内における当該カウンタのカウン
ト値は両入力パルス列信号間の周期差に関する情報を与
えることになる。そこで、カウンタが前記所定値にセッ
トされる前のカウント値を第１入力パルス列信号によっ
てレジスタに取り込み、それを直列信号として取り出す
ようにしてある。

この第１発明の周期比較回路は、具体的には例えば第
２発明の周期比較回路のように構成でき、この第２発明
の作用は次の通りである。

第１入力パルス列信号の周期と第２入力パルス列信号
の周期とは互い独立的に存在し、相互に生起関連性を持
つことは必要でない。いま、理解を容易にするため第２
入力パルス列信号は第１入力パルス列信号の周期の1/N
（Ｎ＝2ⁿ）の周期であるとする。また、第１バイナリカ
ウンタは初期値として“0"が設定されるアップカウンタ
であるとする。

第１バイナリカウンタは第１入力パルス列信号の１パ
ルスの入力に応答して初期値“0"が設定され、次の第１
入力パルス列信号の１パルスが入力するまでアップカウ
ント動作をする。すると、第１入力パルス列信号と第２
入力パルス列信号が正しく前記周期関係を保持している
場合には、第１入力パルス列信号の次の１パルスの入力
時における第１バイナリカウンタのカウント値（並列出
力値）はＮビットまで全て零となっているはずである。
また、例えば第１入力パルス列信号の周期が長い方へ変
化している場合には、第１バイナリカウンタは第１入力
パルス列信号の周期内でＮビットを越えてカウント動作
を継続することになり、第１入力パルス列信号の１パル
スの入力時の第１バイナリカウンタの並列出力値は、例
えばＮ＋１ビット目が“1"になっているはずである。逆
に、第１入力パルス列信号の周期が短い方へ変化してい
る場合には、第１バイナリカウンタがＮビットまでのカ
ウント動作を終了する以前に第１入力パルス列信号の次
の１入力パルスが入力するから、第１バイナリカウンタ
のＮビットまでの並列出力値は零ではないある値を示し
ているはずである。

つまり、第１入力パルス列信号の１パルスの入力時に
おける第１バイナリカウンタの並列出力値は両入力パル
ス列信号間の周期差のずれ、換言すれば周期差比の変動
を示すのであり、この並列出力値の例えば全部が第２バ
イナリカウンタに初期設定される。同時に、第２バイナ
リカウンタでは、設定された初期値の内容に応じてカウ
ント方向が設定される。前記例で言えば設定された初期
値のＮ＋１ビット目が“1"のときはダウンカウント動作
をすべく設定され、この初期値が零となるまで第３パル
ス列信号に従ってダウンカウント動作を行うのである。

斯くして、第２バイナリカウンタの初期値が零となる
までに用いられた第３パルス列信号のパルス数が周期差
を与えることとなり、そのときのカウント方向が両入力
パルス列信号の周期の大小関係、つまり検出した周期差
の正負を示す極性符号を与えることとなる。

次に、第３発明の位相比較回路では、カウンタは第２
入力パルス列信号をクロックとして任意の初期値から歩
進動作を行う。そして、第１入力パルス列信号の各パル
スの入力タイミングでカウンタのカウント値をレジスタ
に取り込む。すると、レジスタの内容は両入力パルス列
信号間の位相差に関する情報を与えるから、それを直列
信号として取り出すようにしてある。

この第３発明の位相比較回路は、具体的には例えば第
４発明の位相比較回路のように構成でき、この第４発明
の作用は次の通りである。

第１入力パルス列信号の位相と第２入力パルス列信号
の位相とは互いに独立的に存在し、相互に生起関連性を
持つことは必要でない。いま、理解を容易にするため第
２入力パルス列信号は第１入力パルス列信号を2^N（Ｎ＝
2ⁿ）逓倍したパルス列であるとする。また、第１バイナ
リカウンタは第２入力パルス列信号に従ってアップカウ
ント動作をするとする。

第１バイナリカウンタのカウント値が第２パルス列信
号の位相値と一致しており、かつ、第１入力パルス列信
号と第２入力パルス列信号が正しく前記位相関係を保持
している場合には、第１入力パルス列信号の次の１パル
スの入力時における第１バイナリカウンタのカウント値
（並列出力値）はＮビットまで全て零となっているはず
である。また、例えば第１入力パルス列信号の位相が遅
れている場合には、第１バイナリカウンタは第１入力パ
ルス列信号の次の１パルスが入力するまでにＮビットを
越えてカウント動作を継続することになり、第１入力パ
ルス列信号の１パルスの入力時の第１バイナリカウンタ
の並列出力値は、例えばＮビット目が“0"になっている
はずである。逆に、第１パルス列信号の位相が進んでい
る場合には、第１バイナリカウンタがＮビットまでのカ
ウント動作を終了する以前に第１入力パルス列信号の次
の１パルスが入力するから、第１バイナリカウンタのＮ
ビットまでの並列出力値は零ではないある値を示してい
るはずである。

つまり、第１入力パルス列信号の１パルスの入力時に
おける第１バイナリカウンタの並列出力値は両入力パル
ス列信号間の位相差を示すのであり、この並列出力値の
例えば全部が第２バイナリカウンタに初期設定される。
同時に、第２バイナリカウンタでは、設定された初期値
の内容に応じてカウント方向が設定される。前記例で言
えば設定された初期値のＮビット目が“0"のときはダウ
ンカウント動作をすべく設定され、この初期値が零とな
るまで第３パルス列信号に従ってダウンカウント動作を
行うのである。

斯くして、第２バイナリカウンタの初期値が零となる
までに用いられた第３パルス列信号のパルス数が位相差
を与えることとなり、そのときのカウント方向が両入力
パルス列信号の位相関係、つまり検出した位相差の正負
（位相の進遅）を示す極性符号を与えることとなる。
尚、上述した第１バイナリカウンタにおいては、カウン
ト処理において、第２入力パルス列信号の1/N分周化が
バイナリカウントプロセスそれ自体を通じて併行して進
行する。

以上説明したように、本発明の周期比較回路及び位相
比較回路によれば、第１及び第３の発明のように基本的
にはカウンタとレジスタ及び並直列変換器という簡素な
回路構成で２入力の周期差検出及び位相差検出を高速に
なし得る。そして、より具体化した第２発明の周期比較
回路によれば、第１入力パルス列信号の入力時に、まず
第２バイナリカウンタに第１バイナリカウンタの並列出
力値の全部又は一部を初期設定し、次いで第１バイナリ
カウンタを初期設定することを第１入力パルス列信号の
各パルスの入力の毎に行うようにしたので、また第４発
明の位相比較回路によれば、第１入力パルス列信号の入
力時に、第２バイナリカウンタに第１バイナリカウンタ
の並列出力値の全部又は一部を初期設定することを第１
入力パルス列信号の各パルスの入力の毎に行うようにし
たので、第２バイナリカウンタから第１入力パルス列信
号と第２入力パルス列信号間の周期差のずれ及び位相差
とその極性を得ることができる。

斯くして、本発明によれば、ループフィルタを実体と
して含まない位相同期回路を構成し複雑化させることな
く実現できる効果がある。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図は、本発明の周期比較回路（周期比較器）及び
位相比較回路（位相比較器）を用いた位相同期回路を示
す。これは第９図に示す位相同期回路をディジタル論理
回路で構成してものである。

第１図において、は本発明の周期比較回路たる周期
比較器、はα倍器、はアップダウンカウンタ、は
設定値変換器、は分周器、は本発明の位相比較回路
たる位相比較器、はβ倍器、はアップダウンカウン
タ、はディジタル制御発振器、は分周器、は固定
クロック発生器である。

ここに、周期比較器は、第１発明では例えば第２図
に示すように、カウント（ａ）とレジスタ（ｂ）と並直
列変換器（ｃ）とで構成され、これを具体化した第２発
明では例えば第５図に示すように構成される。また、位
相比較器は、第３発明では例えば第３図に示すよう
に、カウンタ（ｄ）とレジスタ（ｅ）と並直列変換器
（ｇ）とで構成され、これは具体化した第４発明では例
えば第７図に示すように構成される。第５図及び第７図
に示すものは後述するとして、以下、第１図乃至第３図
を参照してこの位相同期回路の動作を第９図と関連付け
て説明する。

入力信号（第１入力パルス列信号）は時刻X_i（ｉ＝0,
1,2,…）で生起するパルスのパルス列からなり、その周
期x_iは、 x_i＝X_i−X_i-1 …………（８）となる。この入力パルス列は周期比較器の一方の入力
と位相比較器の一方の入力とにそれぞれ印加される。
そして、周期比較器の他方の入力には設定値変換器
の出力が分周器（この分周器の入力が周期比較回路
における周期同期信号としての第２入力パルス列信号で
ある）を介して供給され、また位相比較器の他方の入
力にはディジタル制御発振器の入力が位相比較回路に
おける位相同期信号としての分周器（この分周器の
出力が第２入力パルス列信号である）を介して供給され
る。

設定値変換器とディジタル制御発振器は例えばレ
ートマルチプライヤからなり、このレートマルチプライ
ヤには固定クロック発生器が発生する一定周波数ｆ
（H_z）のクロックが動作クロックとして供給される。周
知にように、レートマルチプライヤは、入力クロックの
周波数をｆ（H_z）、出力クロックの周波数をｆ′
（H_z）、レート入力のビット数をｎ、設定値をＡ（10進
数）とすると、となり、出力クロックの周波数ｆ′が設定値Ａに応じて
変化するものである。このとき、出力クロックのパルス
間隔は入力の間引きによる、いわゆる歯抜けのため等間
隔とはならない。分周器、同は、分周処理を通じ
て、周期比較器と位相比較器とに等間隔な比較パル
スが供給されるように動作する。ここに、設定値Ａは、
設定値変換器ではアップダウンカウンタの出力
（A_i）であり、またディジタル制御発振器ではアップ
ダウンカウンタの出力（B_i）である。

まず、周期比較器の後段からこれを一巡するループ
では次の動作を行う。入力パルス列が例えば正極性のも
のだとすると、周期比較器では、カウンタ（ａ）は各
パルスの前縁で“0"にセットされ、その後次のパルスが
入力するまでの期間（即ち周期X_iの期間）、分周器の
出力パルス列をクロックとして歩進動作をし、そのカウ
ント値をレジスタ（ｂ）へ並列出力する。ここに、分周
器の出力パルス列の周期y_iは、分周比をＮ、設定値変
換器の入力クロックの周期をτ（τ＝1/f）とする
と、 y_i＝Ｎ・τ/Ai …………（10）である。また、レジスタ（ｂ）は入力パルス列の各パル
スの前縁でカウンタ（ａ）の並列出力値（これは周期差
x_i−y_iを示すディジタル量である）をラッチし（即ち周
期差を検出し）、それを並直列変換器（ｃ）へ保持出力
する。その結果、並直列変換器（ｃ）からα倍器へ周
期差x_i−y_i（つまり、極性も含む周期差である）を示す
直列ディジタル信号が出力される。

α倍器では、入力した周期差x_i−y_iを示す直列ディ
ジタル信号をα（０＜α≦１）倍した所定パルス数から
なる信号α（x_i−y_i）を形成し、それをアップダウンカ
ウンタへ出力する。

アップダウンカウンタでは、入力した信号α（x_i−
y_i）の内容がy_i＞x_iのときはアップカウント動作をし、
またy_i＜x_iのときはダウンカウント動作をし、積分値で
あるカウント値A_i（０＜A_i≦１）を設定値変換器のレ
ート入力へ出力するとともに、アップダウンカウンタ
のセット入力SETへ出力する。ここに、レート入力A_iは
設定値変換器の出力クロックの周期を制御するディジ
タル量である。設定値変換器では入力と出力間で情報
の種類が変化しているのではなく情報の量としての周波
数がレート入力A_iに対応して変化し、アップダウンカウ
ンタの出力である「周期を比較するための信号（周期
比較信号）」としてのレート入力A_iが並列信号であるの
で、出力を周期比較器での周期比較に都合の良い直列
信号に変換しているのである。即ち、アップダウンカウ
ンタは周期比較信号発生手段を構成しているのであ
る。なお、レート入力A_iは、 A_i＝A_i-1＋α（x_i−y_i） …………（11）である。

このようにして、設定値変換器はレート入力A_iの値
に応じた割合でその入力クロックの周波数を減じたクロ
ックを出力し、この出力クロックをＮ分周した周期y_iの
パルス列と周期x_iの入力パルス列との周期を比較し、周
期差x_i−y_iに追従して設定値変換器のレート入力A_iを
制御することにより、周期y_iを周期x_iに収束させるので
ある。

次いで、位相比較器後段からこれを一巡するループ
では次の動作を行う。位相比較器では、カウンタ
（ｄ）は分周器の出力パルス列をクロックとして歩進
動作をし、値“0"から所定値までを繰り返し計数する巡
回カウンタであり、そのカウント値はレジスタ（ｅ）へ
並列出力される。ここに、分周器の出力パルス列は、
分周比をＮ、ディジタル制御発振器の入力クロックの
周期をτ（τ＝1/f）とすると、その周期z_iが、 Z_i＝Ｎ・τ／B_i …………（12）であり、また位相Z_iが、である。従って、周期z_iは、 z_i＝Z_i−Z_i-1 …………（14）となる。レジスタ（ｅ）は入力パルス列の各パルスの入
力に応答してカウンタ（ｄ）が並列出力するカウント値
をラッチし、それを並直列変換器（ｇ）へ出力する。例
えば、カウンタ（ｄ）が値“0"から“M"まで繰り返し計
数するものとし、カウンタ（ｄ）が値“M"をカウント出
力するときの分周器の出力パルス列の該当パルスの時
刻（即ち位相）をZ_i，Z_i+1，Z_i+2，…とし、これらは入
力パルス列の生起時刻（即ち位相）X_i，X_i+1，X_i+2，…
の対応するものと同相であるとすれば、レジスタ（ｅ）
のラッチ出力の内容が値“M"であるときは位相差“0"を
意味し、ラッチ出力の内容が値“M"の前後の所定値であ
るときはそれは所定の位相差X_i−Z_iを示すディジタル量
であるということになる。この位相差X_i−Z_iを示す並列
ディジタル信号は並直列変換器（ｇ）で直列ディジタル
信号へ変換され、さらにβ倍器でβ（０＜β≦１）倍
され所定パルス数からなる信号β（X_i−Z_i）となりアッ
プダウンカウンタへ入力する。

アップダウンカウンタは、セット入力SETに印加さ
れる設定値A_iをセットするとともに、入力された信号β
（X_i−Z_i）の内容が位相Z_iの位相X_iに対する遅相を示す
ときは設定値A_i（A_i＝A_i-1＋α（x_i−y_i））からアップ
カウント動作をし、逆に進相を示すときはダウンカウン
ト動作をし、そのカウント値B_i（B_i＝A_i-1＋β（X_i−
Z_i））をディジタル制御発振器のレート入力へ出力す
る。即ち、アップダウンカウンタは加算手段を構成す
る。ここに、レート入力B_iはディジタル制御発振器の
出力パルス列の周期および位相を制御するディジタル量
である。

このようにして、ディジタル制御発振器はレート入
力B_iで設定された周期および位相の出力パルス列を発生
し、その出力パルス列をＮ分周した周期z_iのパルス位相
Z_iと入力パルス列のパルス位相X_iとを比較し、位相差X_i
−Z_iに追従して同期周期A_jを補正した値B_i+1（B_i+1＝A_j
＋β（X_i−Z_i））をレート入力に設定することで位相Z_i
を位相X_iに収束させるのである。

なお、同期周期A_jは位相差の補正が実行される時点で
のものであって、当該ディジタルPLLが同期状態ではｉ
＝ｊであり、非同期状態ではｉ≠ｊである。

以上説明した位相同期回路（ディジタルPLL）の動作
特性の一例を第４図に示す。第４図は人工衛星の搭載す
る地球局と交信用のアンテナを地球に指向させるため、
太陽センサ出力を利用してアンテナを指向させるための
回路に含むPLL回路の場合を例とする計算機シミュレー
ション結果を示すが、α＝0.05、β＝１、ディジタル制
御発振器の初期自走発振周波数として分周期の出力
パルス列の周波数が1/3Hzである場合の周波数1/2Hzの入
力パルス列に対する応答過程を示している。第４図に示
すように、位相差X_i−Z_iはサイクルスリップを続けた
後、即ちフリッカ過程後、周期差（定常周期偏差）x_i−
y_iがある値以下になるとロックインレンジに投入され、
以後同期状態が保持されることが理解できる。

なお、第４図に示す動作特性の測定条件は、例えば回
転する人工衛星の側壁に取り付けた太陽センサからこの
人工衛星のスピン運動と同期する信号を生成するとき、
当初20rpmで回転していた人工衛星がその回転速度を30r
pmに増加した場合に相当するものである。

次に、より具体化した本発明の周期比較回路及び位相
比較回路の一例を説明する。

第５図は第２発明の一実施例に係る周期比較回路を示
す。第５図において、１は入力端子であり、この入力端
子１には第１入力パルス列信号ａが印加される。この第
１入力パルス列信号ａは周期が例えば３秒程度の適宜パ
ルス幅のパルス列信号である。

第６図（ａ）では１個のパルスを示してある。この第
１入力パルス列信号ａは単段モノマルチバイブレータ
（以下、単に「単段モノマルチ」）２と設定信号発生回
路３とへ入力する。

単段モノマルチ２は、本実施例ではデュアルタイプCD
4098Bの1/2回路で構成してある。プラス（＋）トリガ端
子に第１入力パルス列信号ａが印加され、マイナス
（−）トリガ端子に電源V_DDが印加される。その結果、
この単段モノマルチ２のＱ出力および出力には第１入
力パルス列信号ａの立ち上がり時点から所定幅のパルス
信号が送出される（第６図（ｂ）（ｃ））。出力は禁
止信号ｃとしてゲート回路５と同８に印加される。ま
た、Ｑ出力は禁止信号ｂとして第１バイナリカウンタ６
の初段のカウンタ6aの▲▼（Carry In）端子に印加
される。なお、このＱ出力は実質的な働きをしていない
ので、カウンタ6aの▲▼端子はアースに直接接続し
ても良い。

設定信号発生回路３は、３個のモノマルチを縦続接続
したもので、本実施例では、単段モノマルチ２と同様に
CD4098Bの1/2回路の３個で構成してある。初段モノマル
チ3aはプラス（＋）トリガ端子に第１入力パルス列信号
ａが印加され、マイナス（−）トリガ端子は電源V_DDが
印加される。その結果、この初段モノマルチ3aのＱ出力
には第１入力パルス列信号ａの立ち上がり時点から所定
幅のパルス信号が送出される（第６図（ｆ））。また、
中段モノマルチ3bおよび終段モノマルチ3cはプラス
（＋）トリガ端子が接地され、マイナス（−）トリガ端
子に前段モノマルチのＱ出力が印加される。その結果、
第６図（ｇ）（ｈ）に示すように、前段モノマルチのＱ
出力の立ち下がり時点から所定幅のパルス信号がそれぞ
れのＱ出力に送出される。これら３つのＱ出力たるパル
ス信号は略等幅のものからなり、全体の時間幅は単段モ
ノマルチ２の出力パルス信号のパルス幅内に納まるよう
に時定数を設定してある。そして、初段モノマルチ3aの
Ｑ出力は第１設定信号ｆとして第２バイナリカウンタ９
のPE（Preset Enable）端子に印加され、終段モノマル
チ3cのＱ出力は第２設定信号ｈとして第１バイナリカウ
ンタ６のPE端子に印加される。

また、４は入力端子であり、この入力端子４には第２
入力パルス列信号ｄが印加される。この第２入力パルス
列信号ｄは、第１入力パルス列信号ａと無関係に発生す
る信号で良いが、本実施例では第１入力パルス列信号ａ
を2²⁰逓倍した周期のパルス列信号である（第６図
（ｄ））。この第２入力パルス列信号ｄはゲート回路５
の他方の入力となる。その結果、ゲート回路５の出力ｅ
は、第６図（ｅ）に示すように、禁止信号ｃのパルス幅
の区間内歯抜けとなったパルス列信号となる。これは第
１バイナリカウンタ６のCL（CLock）端子に印加され
る。

第１バイナリカウンタ６は、４ビットのカウンタ（CD
4029B）の６個（6a〜6f）を縦続接続したもので、U/D
（Up/Down）端子およびB/D（Binary/Decade）端子に電
源V_DDを印加し、バイナリアップカウンタとして動作す
るようにしてある。J1〜J4はプリセット用のJAM端子で
あって、初段のカウンタ6aのJ1が“1"に設定される他
は、全て“0"に設定してある。即ち、第２設定信号ｈを
受けて、この第１バイナリカウンタ６は初期値［0000
1］_HEXに設定される。この第１バイナリカウンタ６は、
前記カウンタ（ａ）に対応するものであり、且つバイナ
リカウント動作それ自体に前述した1/N分周が含まれ
る。

入力端子13には第３入力パルス列信号ｊ（第６図
（ｊ））が印加されるが、これは本実施例では524,288H
zの固定矩形波信号である。この第３入力パルス列信号
ｊはゲート回路８を介して第２バイナリカウンタ９のCL
端子に印加される（第６図（ｌ））。

そして、第２バイナリカウンタ９は、第１バイナリカ
ウンタ６と同様に、４ビットのカウンタ（CD4029B）の
６個（9a〜9f）を縦続接続したもので、B/D端子に電源V
_DDを印加してバイナリカウンタとして動作するようにし
てある。J1〜J4の各端子は第１バイナリカウンタ６の対
応する並列出力端子（Q1〜Q4）に接続してある。つま
り、初期値は第１バイナリカウンタ６の並列出力の全て
で構成されることになる。また、５段目のカウンタ9eの
▲▼（Carry Out）端子は終段のカウンタ9fの▲
▼端子に接続されるが、ここに出力されるキャリーア
ウト信号ｋ（第６図（ｋ））はRCの時定数回路を介して
ゲート回路８の１つの入力端にゲート信号として供給さ
れる。その結果、ゲート回路８の出力には、禁止信号ｃ
の立ち上がり時点からゲート信号ｋの立ち下がり時点の
期間内において第３パルス列信号ｊの所定数パルスが現
れる（第６図（ｌ））。これがCL端子に印加されるとと
もに、出力端子10から周期パルス列信号ｌ（第６図
（ｌ））として出力されるようになっている。そして、
終段のカウンタ9fの第１ビット目の出力端子Q1の出力は
インバータ12を介して各カウンタ（9a〜9f）のU/D端子
に印加されるとともに、出力端子11から外部へ出力され
る。即ち、インバータ12の出力はカウント方向を規定
し、これが“1"のときはアップカウント動作を行い、ま
た“0"のときはダウンカウント動作を行うことになる。
これは第２バイナリカウンタ９がアップ／ダウンカウン
タであることを示すものである。この第２バイナリカウ
ンタは前記レジスタ（ｂ）及び並直列変換器（ｃ）に対
応するものである。

以上の構成において、第１バイナリカウンタ６と第２
バイナリカウンタ９は共に24ビットであるが、実質的に
機能しているのは終段カウンタの第１ビット目までの都
合21ビットである。第２入力パルス列信号ｄは第１入力
パルス列信号ａを2²⁰逓倍したものであるから、第１バ
イナリカウンタ６として必要なビット数は20ビットであ
るが、第２バイナリカウンタ９のアップ／ダウン制御の
ために＋１ビット追加したものである。

第１入力パルス列信号ａの１パルスが入力すると、禁
止信号ｃが発生するとともに、この禁止信号ｃの発生期
間内で第１設定信号ｆと第２設定信号ｈが順次発生す
る。

第１バイナリカウンタ６は、禁止信号ｃの発生期間内
クロック信号たる第２入力パルス列信号ｄの供給が禁止
される（第６図（ｅ））。従って、第１バイナリカウン
タ６は禁止信号ｃが発生するまでアップカウント動作を
続行し、禁止信号ｃの発生時点でカウント動作を停止す
る。その結果、第２バイナリカウンタ９に対し所定カウ
ント値からなる「固定値」が並列出力される。

ここに「固定値」の内容は、第１入力パルス列信号ａ
と第２入力パルス列信号ｄ間に周期差のずれがなければ
零であるが、例えば基準とする第１入力パルス列信号ａ
の周期それ自体が変化する場合を想定し、これが3.1秒
等となって基準周期の３秒を越える場合には、第１バイ
ナリカウンタ６ではカウンタ6eから桁上がりが生じ、カ
ウンタ6fの出力端子Q1から“1"が出力される。逆に、第
１入力パルス列信号ａの周期が2.9秒等３秒以下となる
場合には、第１バイナリカウンタ６ではカウンタ6eで桁
上がりを生ずる以前のあるカウント値が並列出力され
る。

一方、第２バイナリカウンタ９は、禁止信号ｃの発生
期間経過後の所定期間のみクロック信号たる第３入力パ
ルス列信号ｊが供給されるから（第６図（ｌ））、その
後禁止信号ｃが発生するまでの動作は無効である。そし
て、禁止信号ｃの発生時と略同時点で発生する第１設定
信号ｆによって第１バイナリカウンタ６の「固定値」が
初期値としてプリセットされる。これによりカウント方
向が確定する。例えば、第１バイナリカウンタ６のカウ
ンタ6fの出力端子Q1に“1"が出力されているときはカウ
ンタ9fの出力端子Q1に“1"が出力される。よって、各カ
ウンタ（9a〜9f）のU/D端子には“0"が印加され、ダウ
ンカウントするように設定される。これは第１入力パル
ス列信号ａの１周期の期間内保持される。

次に、第１バイナリカウンタ６では、第２設定信号ｈ
によって初期値［00001］_HEXがプリセットされ、禁止信
号ｃの発生期間経過後この初期値からアップカウント動
作を開始する。つまり、第１バイナリカウンタ６のカウ
ント開始時点が第１入力パルス列信号ａの入力時点と一
致せずずれているので、その間のカウント補正をするた
めに初期値は［00001］_HEXに設定してある。補正の必要
がなければ全て“0"でも良い。

一方、第２バイナリカウンタ９は、プリセットによっ
てカウンタ9eの▲▼端子出力（ゲート信号）ｋが
“0"→“1"と変化し、禁止信号ｃの発生期間経過後にア
ップカウントまたはダウンカウントのカウント動作を開
始し、ゲート信号ｋが“1"→“0"と変化したとき、即ち
プリセットされた初期値が零となったとき、カウント動
作を停止する。この間に供給された第３入力パルス列信
号ｊの個数（周期差パルス列信号ｌ）がとりもなおさず
周期差のずれを与える。そして、この周期差の正負極性
が出力端子11に出力されるのである。念のため付記すれ
ば、ゲート記号ｋのラインに設けてあるRCの時定数回路
は、周期差パルス列信号ｌの最終パルスを確実に通すた
めである。

なお、禁止信号ｃは、２つのバイナリカウンタ（6,
9）へのプリセットを確実にするために設けてあるが、
特殊な場合には省略可能である。また、第２バイナリカ
ウンタ９のビット数を第１バイナリカウンタ６と同じに
する必要はない。さらに、ゲート信号ｋは、第２バイナ
リカウンタ９の並列出力を利用してカウント値が“0"と
なるタイミング信号を作るようにしても良い。加えて、
第１バイナリカウンタ６は、ダウンカウンタとして動作
させても良いことは明らかである。

また、第７図は第４発明の一実施例に係る位相比較回
路を示す。第７図において、31は入力端子であり、この
入力端子31には第１入力パルス列信号ａが印加される。
この第１入力パルス列信号ａは周期が例えば３秒程度の
適宜パルス幅のパルス列信号である。第８図（ａ）では
２個のパルスを示してある。この第１入力パルス列信号
ａはモノマルチバイブレータ（以下、単に「モノマル
チ」）32と設定信号発生回路33とへ入力する。

モノマルチ32は、本実施例ではデュアルタイプCD4098
Bの1/2回路で構成してある。プラス（＋）トリガ端子に
第１入力パルス列信号ａが印加され、マイナス（−）ト
リガ端子に電源V_DDが印加される。その結果、このモノ
マルチ32のＱ出力および出力には第１入力パルス列信
号ａの立ち上がり時点から所定幅のパルス信号が送出さ
れる（第８図（ｂ）（ｃ））。出力は禁止信号ｃとし
てゲート回路35と同38に印加される。また、Ｑ出力は禁
止信号ｂとして第１バイナリカウンタ36の初段のカウン
タ36aの▲▼（Carry In）端子に印加される。な
お、このＱ出力は実質的な働きをしていないので、カウ
ンタ36aの▲▼端子はアースに直接接続しても良
い。

設定信号発生回路33は、１個のモノマルチバイブレー
タ（以下、単に「モノマルチ」）からなり、本実施例で
は、モノマルチ32と同様にCD4098Bの1/2回路で構成して
ある。このモノマルチ33はプラス（＋）トリガ端子に第
１入力パルス列信号ａが印加され、マイナス（−）トリ
ガ端子は電源V_DDが印加される。その結果、このモノマ
ルチ33のＱ出力には第１入力パルス列信号ａの立ち上が
り時点から所定幅のパルス信号が送出される（第８図
（ｆ））。

このパルス信号の時間幅はモノマルチ32の出力パルス
信号（b,c）のパルス幅内に納まるように時定数を設定
してある。そして、モノマルチ33のＱ出力は設定信号ｆ
として第２バイナリカウンタ39のPE端子に印加される。

また、34は入力端子であり、この入力端子34には第２
入力パルス列信号ｄが印加される。この第２入力パルス
列信号ｄは、第１入力パルス列信号ａと無関係に発生す
る信号で良いが、本実施例では第１入力パルス列信号ａ
を2²⁰逓倍したパルス列信号である（第８図（ｄ））。
この第２入力パルス列信号ｄはゲート回路35の他方の入
力となる。その結果、ゲート回路35の出力ｅは、第８図
（ｅ）に示すように、禁止信号ｃのパルス幅の区間内歯
抜けとなったパルス列信号となる。これは第１バイナリ
カウンタ36のCL端子に印加される。

第１バイナリカウンタ36は、４ビットのカウンタ（CD
4029B）の５個（36a〜36e）を縦続接続したもので、U/D
端子およびB/D端子に電源V_DDを印加し、バイナリアップ
カウンタとして動作するようにしてある。J1〜J4はプリ
セット用のJAM端子であって、本実施例では全て“0"に
設定してある。この第１バイナリカウンタ36は前記カウ
ンタ（ｄ）に対応するものである。

また、42は入力端子であり、この入力端子42には、初
期位相設定信号ｈが印加される。この初期位相設定信号
ｈは、必要に応じて第２入力パルス列信号ｄの位相が
“0"となるタイミングを指定する単パルスである（第８
図（ｈ））。即ち、初期位相設定信号ｈを受けて、第１
バイナリカウンタ36は初期値［00000］_HEXに設定され
る。以降、第１バイナリカウンタ36は、第２入力パルス
列信号ｄによって巡回してアップカウントを続けて行く
ので、通常、初期位相設定信号ｈは本実施例の位相比較
回路を始動したときに１回入力し、それ以降は、第２入
力パルス列信号ｄの位相を“0"とするタイミングを指定
する必要が生じた場合に入力すればよい。

入力端子43には第３入力パルス列信号ｊ（第８図
（ｊ））が印加されるが、これは本実施例では524,288H
zの固定矩形波信号である。この第３入力パルス列信号
ｊはゲート回路38を介して第２バイナリカウンタ39のCL
端子に印加される（第８図（ｌ））。さらに、44は入力
端子であり、この入力端子44には、位相差パルス列信号
ｌの出力禁止信号ｇが印加される。この位相差パルス列
信号出力禁止信号ｇに“1"が印加されている期間、ゲー
ト回路38を第３入力パルス列信号ｊが通過しないので、
位相差パルス列信号ｌの出力が待たされる。

そして、第２バイナリカウンタ39は、第１バイナリカ
ウンタ36と同様に、４ビットのカウンタ（CD4029B）の
５個（9a〜9e）を縦続接続したもので、B/D端子に電源V
_DDを印加してバイナリカウンタとして動作するようにし
てある。J1〜J4の各端子ハ第１バイナリカウンタ36の対
応する並列出力端子（Q1〜Q4）に接続してある。つま
り、初期値は第１バイナリカウンタ36の並列出力の全て
で構成されることになる。また、終段のカウンタ39eの
▲▼端子に出力されるキャリーアウト信号ｋ（第８
図（ｋ））はRCの時定数回路を介してゲート回路38の１
つの入力端にゲート信号として供給される。その結果、
ゲート回路38の出力には、禁止信号ｃの立ち上がり時点
からゲート信号ｋの立ち下がり時点の期間内において第
３パルス列信号ｊの所定数パルスが現れる（第８図
（ｌ））。これがCL端子に印加されるとともに、出力端
子40から位相差パルス列信号ｌ（第８図（ｌ））として
出力されるようになっている。そして、終段のカウンタ
39eの第４ビット目の出力端子Q4の出力は各カウンタ（9
a〜9e）のU/D端子に印加されるとともに、出力端子41か
ら外部へ出力される。即ち、カウンタ39eのQ4出力はカ
ウント方向を規定し、これが“1"のときはアップカウン
ト動作を行い、また“0"のときはダウンカウント動作を
行うことになる。これは第２バイナリカウンタ39がアッ
プ／ダウンカウンタであることを示すものである。この
第２バイナリカウンタ39は前記レジスタ（ｅ）及び並直
列変換器（ｇ）に対応するものである。

以上の構成において、第２入力パルス列信号ｄは第１
入力パルス列信号ａを2²⁰逓倍したものであるから、第
１バイナリカウンタ36及び第２バイナリカウンタ39とし
て必要なビット数は20ビットである。

第１バイナリカウンタ36は、初期位相設定信号ｈ（第
８図（ｈ））によって初期値［00000］_HEXがプリセット
され、この初期値からアップカウント動作を行い、カウ
ント値が最大値［FFFFF］_HEXに達したら再び初期値［00
000］_HEXに戻るというように巡回的にアップカウント動
作を継続する。このとき、禁止信号ｃの発生期間内クロ
ック信号たる第２入力パルス列信号ｄの供給が禁止され
るので（第８図（ｅ））、第１バイナリカウンタ36は、
禁止信号ｃが発生するまでアップカウント動作を続行
し、禁止信号ｃの発生時点でカウント動作を停止すると
ともに、停止時のカウント値を「固定値」として第２バ
イナリカウンタ39に対し保持並列出力し、期間経過後ア
ップカウント動作を再開することになる（第８図
（ｉ））。

ここに「固定値」の内容は、第１入力パルス列信号ａ
と第２入力パルス列信号ｄ間に位相差がなければ零であ
るが、第１入力パルス列信号ａの入力位相が第２入力パ
ルス列信号ｄの位相零を示すパルスの入力位相よりも遅
れている場合には、第１バイナリカウンタ36ではカウン
タ36eから桁上がりが生じ、カウンタ36eの出力端子Q4か
ら“0"が出力される。逆に、第１入力パルス列信号ａの
入力位相が第２入力パルス列信号ｄの位相零を示すパル
スの入力位相よりも進んでいる場合には、第１バイナリ
カウンタ36ではカウンタ36eで桁上がりを生ずる以前の
あるカウント値が並列出力される。

そして、第１入力パルス列信号ａの１パルスが入力す
ると、禁止信号ｃが発生するとともに（第８図
（ｃ））、この禁止信号ｃの発生時と略同時点で設定信
号ｆが発生する（第８図（ｆ））。

一方、第２バイナリカウンタ39は、禁止信号ｃの発生
期間経過後の所定期間のみクロック信号たる第３入力パ
ルス列信号ｊが供給されるから（第８図（ｌ））、その
後禁止信号ｃが発生するまでの動作は無効である。そし
て、禁止信号ｃの発生時と略同時点で発生する設定信号
ｆによって第１バイナリカウンタ36の「固定値」が初期
値としてプリセットされる。これにより方向が確定す
る。例えば、第１バイナリカウンタ36のカウンタ36eの
出力端子Q8に“1"が出力されているときはカウンタ39e
の出力端子Q4に“1"が出力される。よって、各カウンタ
（9a〜9e）のU/D端子には“1"が印加され、アップカウ
ントするように設定される。これは第１入力パルス列信
号ａの１周期の期間内保持される。

また、第２バイナリカウンタ39は、プリセットによっ
てカウンタ39eの▲▼端子出力（ゲート信号）ｋが
“0"→“1"と変化し、禁止信号ｃの発生期間経過後にア
ップカウントまたはダウンカウントのカウント動作を開
始し、ゲート信号ｋが“1"→“0"と変化したとき、即ち
プリセットされた初期値が零となったとき、カウント動
作を停止する。この間に供給された第３入力パルス列信
号ｊの個数（位相差パルス列信号ｌ）がとりもなおさず
位相差を与える。そして、この位相差の正負極性が出力
端子41に出力されるのである（第８図（ｍ））。念のた
め付記すれば、ゲート信号ｋのラインに設けてあるRCの
時定数回路は、位相差パルス列信号ｌの最終パルスを確
実に通すためである。

なお、禁止信号ｃは、２つのバイナリカウンタ（36,3
9）へのプリセットを確実にするために設けてあるが、
特殊な場合には省略可能である。また、第２バイナリカ
ウンタ39のビット数は第１バイナリカウンタ36と同じに
する必要はない。さらに、ゲート信号ｋは、第２バイナ
リカウンタ39の並列出力を利用してカウント値が“0"と
なるタイミング信号を作るようにしても良い。加えて、
第１バイナリカウンタ36は、ダウンカウンタとして動作
させても良いことは明らかである。

（発明の効果）以上説明したように、本発明の周期比較回路及び位相
比較回路によれば、第１及び第３の発明のように基本的
にはカウンタとレジスタ及び並直列変換器という簡素な
回路構成で２入力の周期差検出及び位相差検出を高速に
なし得る。そして、より具体化した第２発明の周期比較
回路によれば、第１入力パルス列信号の入力時に、まず
第２バイナリカウンタに第１バイナリカウンタの並列出
力値の全部又は一部を初期設定し、次いで第１バイナリ
カウンタを初期設定することを第１入力パルス列信号の
各パルスの入力毎に行うようにしたので、また第４発明
の位相比較回路によれば、第１入力パルス列信号の入力
時に、第２バイナリカウンタに第１バイナリカウンタの
並列出力値の全部又は一部を初期設定することを第１入
力パルス列信号の各パルスの入力毎に行うようにしたの
で、第２バイナリカウンタから第１入力パルス列信号と
第２入力パルス列信号間の周期差及び位相差とその極性
を得ることができる。

【図面の簡単な説明】

第１図は本発明の周期比較回路（周期比較器）及び位相
比較回路（位相比較器）を用いた位相同期回路の構成ブ
ロック図、第２図は第１発明の周期比較回路（周期比較
器）の構成ブロック図、第３図は第３発明の位相比較回
路（位相比較器）の構成ブロック図、第４図は位相同期
回路の動作特性図、第５図は第２発明の一実施例に係る
周期比較回路の回路図、第６図は動作タイムチャート、
第７図は第４発明の一実施例に係る位相比較回路の回路
図、第８図は動作タイムチャート、第９図はループフィ
ルタを含まないディジタル位相同期回路の線形モデル図
である。 ……周期比較器、……位相比較器、1,4,13,31,34,4
2,43,44……入力端子、２……単段モノマルチバイブレ
ータ、３……設定信号発生回路、3a……初段モノマルチ
バイブレータ、3b……中段モノマルチバイブレータ、3c
……終段モノマルチバイブレータ、5,8,35,38……ゲー
ト回路、6,36……第１バイナリカウンタ、6a〜6f,36a〜
36e……カウンタ、9,39……第２バイナリカウンタ、9a
〜9f,39a〜39e……カウンタ、10,11,40,41……出力端
子、12……インバータ、32……マルチバイブレータ（モ
ノマルチ）、33……設定信号発生回路（モノマルチ）、
（ａ）、（ｄ）……カウンタ、（ｂ）、（ｅ）……レジ
スタ、（ｃ）、（ｇ）……並直列変換器。

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０３Ｌ 7/06 Ｈ０３Ｌ 7/06 Ｄ (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03L 1/00 - 7/26 H03K 5/26 G01R 23/10 G01R 25/08

Claims

(57)【特許請求の範囲】

【請求項１】第１の所定周期の基準とする入力信号とし
ての第１入力パルス列信号と、前記第１の所定周期の1/
Nの第２の所定周期の周期同期出力としての第２入力パ
ルス列信号との間の周期を前記第２入力パルス列信号の
Ｎ分周周期に基づいて比較し、その周期差を検出するこ
とによりループフィルタを含まないディジタルPLL回路
における前記第１入力パルス列信号と第２入力パルス列
信号間の周期差のずれを求める周期比較回路であって；
この周期比較回路は、前記第１入力パルス列信号の各パ
ルスの入力に応答してそれぞれ略同一な時間幅を有する
第１設定信号と第２設定信号とをこの順序で前記各パル
スのパルス時間幅内での立ち上がり近傍と立ち下がり近
傍に形成出力する設定信号発生回路と；前記第２設定信
号を受けて初期値が設定され、その初期値からのアップ
カウント動作またはダウンカウント動作のいずれか一方
のカウント動作を前記第２入力パルス列信号をクロック
とし且つ前記第２入力パルス列信号のＮ分周を伴いつつ
行う第１バイナリカウンタと；前記第１設定信号を受け
て前記第１バイナリカウンタの並列出力の全部または一
部がアップカウントとダウンカウントの何れかを指定す
る極性を含む初期値として設定され、その初期値の内容
によってアップカウントとダウンカウントのカウント方
向が自動的に設定されるプリセットが施され、プリセッ
トした前記初期値が零になるまでカウントすることを次
回の前記第１入力パルス列信号の入力前に終了すること
を可能とする周波数且つ固定周期の第３入力パルス列信
号に従って初期値が零となるまで前記設定されたカウン
ト方向へのカウント動作を行って、前記第３入力パルス
列信号のカウント値を前記第１入力パルス列信号と前記
第２入力パルス列信号の周期差のずれに対応するカウン
ト値の直列データとして出力する第２バイナリカウンタ
と；を備えたことを特徴とする周期比較回路。
【請求項２】第１の所定周期の基準とする入力信号とし
ての第１入力パルス列信号の位相と、前記第１の所定周
期の1/Nの第２の所定周期の位相同期出力としての第２
入力パルス列信号の位相とを前記第２パルス列信号のＮ
分周周期に基づいて比較し、その位相差を検出すること
によりループフィルタを含まないディジタルPLL回路に
おける前記第１入力パルス列信号と第２入力パルス列信
号間の位相差を求める位相比較回路であって；この位相
比較回路は、前記第１入力パルス列信号の各パルスの入
力に応答して前記各パルスのパルス時間幅におけるカウ
ント動作を抑止する設定信号を形成出力する設定信号発
生回路と；所定の初期値からのアップカウント動作また
はダウンカウント動作のいずれか一方のカウント動作を
前記第２入力パルス列信号をクロックとして行いカウン
ト値を並列出力する第１バイナリカウンタと；前記設定
信号を受けて前記第１バイナリカウンタの並列出力の全
部または一部がアップカウントとダウンカウントの何れ
かを指定する極性を含む初期値として設定され、その初
期値の内容によってアップカウントとダウンカウントの
カウント方向が自動的に設定されて前記初期値が零にな
るまでカウントすることを次回の前記第１入力パルス列
信号の入力前に終了することを可能とする周波数且つ固
定周期の第３入力パルス列信号に従って初期値が零とな
るまで前記設定されたカウント方向へのカウント動作を
行って、前記第３入力パルス列信号のカウント値を前記
第１入力パルス列信号と前記第２入力パルス列信号の位
相差に対応するカウント値の直列データとして出力する
第２バイナリカウンタと；を備えたことを特徴とする位
相比較回路。