JP2748940B2 - Resin-sealed semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、樹脂封止型半導体装置に関し、特に、シン
グルインラインパッケージ構造を採用する樹脂封止型半
導体装置に適用して有効な技術に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resin-encapsulated semiconductor device, and more particularly to a technology effective when applied to a resin-encapsulated semiconductor device employing a single in-line package structure. It is.
実装密度が高い樹脂封止型半導体装置として、ZIP
（Ｚigzag Ｉｎ−line Ｐackage）構造を採用した樹脂
封止型半導体装置がある。この樹脂封止型半導体装置は
タブの表面上に搭載された半導体ペレットを樹脂封止部
（レジン）で気密封止している。半導体ペレットには例
えばDARM（Ｄynamic Ｒandom Ａccess Ｍemory）が搭載
される。半導体ペレットの外部端子（ボンディングパッ
ド）はボンディングワイヤを介在させてインナーリード
の一端側に電気的に接続される。インナーリードの他端
側はアウターリードに一体に構成される。アウターリー
ド（外部ピン）は樹脂封止部の一面に複数本ジクザクに
配置される。As a resin-encapsulated semiconductor device with high mounting density, ZIP
Is (Z igzag I n-line P ackage) resin-sealed semiconductor device which employs the structure. In this resin-sealed semiconductor device, the semiconductor pellet mounted on the surface of the tub is hermetically sealed with a resin sealing portion (resin). The semiconductor pellet example DARM (D ynamic R andom A ccess M emory) is mounted. An external terminal (bonding pad) of the semiconductor pellet is electrically connected to one end of the inner lead via a bonding wire. The other end of the inner lead is formed integrally with the outer lead. A plurality of outer leads (external pins) are arranged on one surface of the resin sealing portion.
ZIP構造を採用する樹脂封止型半導体装置はそのアウ
ターリードを介して実装基板に実装される。この樹脂封
止型半導体装置は半導体ペレットの素子形成面、インナ
ーリード、アウターリードの夫々を実装基板に対してほ
ぼ垂直に配置する。つまり、ZIP構造の樹脂封止型半導
体装置はDIP（Ｄual Ｉｎ−line Ｐackage）、SOP（Ｓm
all Ｏut−line Package）の夫々に比べて実装基板上で
の占有面積が小さく実装密度が高い。The resin-encapsulated semiconductor device employing the ZIP structure is mounted on a mounting board via its outer leads. In this resin-encapsulated semiconductor device, each of an element forming surface of a semiconductor pellet, an inner lead, and an outer lead is arranged substantially perpendicular to a mounting substrate. That is, the resin sealed semiconductor device of the ZIP structure DIP (D ual I n-line P ackage), SOP (S m
all O ut-line Package) respectively occupied area at mounting substrate as compared with the small mounting density is high.
なお、ZIP構造を採用する樹脂封止型半導体装置につ
いては例えば特願昭62−264679号に記載されている。A resin-sealed semiconductor device employing a ZIP structure is described in, for example, Japanese Patent Application No. 62-264679.
本発明者は半導体ペレットに１［Mbit］の大容量を備
えたDARMを搭載するZIP構造の樹脂封止型半導体装置の
開発を行っている。DRAMのメモリセルはメモリセル選択
用MISFETと情報蓄積用容量素子との直列回路で構成され
る。DRAMの周辺回路は相補型MISFET、バイポーラトラン
ジスタの夫々を組合せて構成される。前記半導体ペレッ
トは平面長方形状で構成され、DRAMの大容量化が進むに
つれて、この半導体ペレットの平面サイズは増大され
る。これに対して、ZIP構造の樹脂封止型半導体装置
は、統一の標準規格に基づき400［mil］のサイズで構成
される。The present inventor has been developing a resin-encapsulated semiconductor device having a ZIP structure in which a DARM having a large capacity of 1 [Mbit] is mounted on a semiconductor pellet. A DRAM memory cell is composed of a series circuit of a memory cell selection MISFET and an information storage capacitor. A peripheral circuit of the DRAM is configured by combining a complementary MISFET and a bipolar transistor. The semiconductor pellet has a planar rectangular shape, and the planar size of the semiconductor pellet increases as the capacity of the DRAM increases. On the other hand, a resin-encapsulated semiconductor device having a ZIP structure has a size of 400 [mil] based on a unified standard.
前記DRAMはアクセスタイムの高速化を図る目的でアド
レスノンマルチ方式の採用する。このアドレスノンマル
チ方式の採用により、半導体ペレットの素子形成面に配
置されるアドレス信号用外部端子数はアドレスマルチ方
式の２倍になる。例えば、半導体ペレットはアドレス信
号用外部端子、クロック系信号用外部端子、データ信号
用外部端子、電源用外部端子等少なくとも28個の外部端
子が必要とされる。このため、外部端子は半導体ペレッ
トの長方形状の各辺（４辺）の夫々に沿った周辺部分の
素子形成面に配置される。この半導体ペレットを樹脂封
止部に封止した場合、樹脂封止部のアウターリードが配
列された面に対向しかつ最っとも離隔する半導体ペレッ
トの辺に沿って配置された外部端子に電気的に接続する
ために、インナーリードを引き回す必要が生じる。前述
のように、半導体ペレットの大型化及びZIP構造の樹脂
封止型半導体装置のサイズの規制があるので、樹脂封止
部にはインナーリードの引き回しを行う領域がほとんど
ない。このため、インナーリードの引き回しの領域に相
当する分、樹脂封止部のサイズが特に高さ方向のサイズ
が増大し、ZIP構造を採用する樹脂封止型半導体装置が
大型化するという問題点が生じる。The DRAM adopts an address non-multi method for the purpose of shortening the access time. By adopting the address non-multi system, the number of external terminals for address signals arranged on the element forming surface of the semiconductor pellet is double that of the address multi system. For example, a semiconductor pellet requires at least 28 external terminals such as an external terminal for an address signal, an external terminal for a clock system signal, an external terminal for a data signal, and an external terminal for a power supply. For this reason, the external terminals are arranged on the element formation surface in the peripheral portion along each of the rectangular sides (four sides) of the semiconductor pellet. When this semiconductor pellet is sealed in the resin sealing portion, an electric terminal is electrically connected to an external terminal arranged along the side of the semiconductor pellet which is opposed to the surface on which the outer leads of the resin sealing portion are arranged and which is separated most. In order to connect to the inner lead, it is necessary to route the inner lead. As described above, since the size of the semiconductor pellet is increased and the size of the resin-encapsulated semiconductor device having the ZIP structure is restricted, the resin-encapsulated portion hardly has an area where the inner leads are routed. For this reason, there is a problem that the size of the resin-sealed portion particularly increases in the height direction by an amount corresponding to the area where the inner leads are routed, and the size of the resin-sealed semiconductor device employing the ZIP structure increases. Occurs.
また、このZIP構造を採用する樹脂封止型半導体装置
の大型化は、メモリボードに実装された際、メモリボー
ドの立体的な実装密度を低下するという問題点を生じ
る。In addition, the increase in the size of the resin-encapsulated semiconductor device employing the ZIP structure causes a problem that when mounted on a memory board, the three-dimensional mounting density of the memory board is reduced.
本発明の目的は、シングルインラインパッケージ構造
を採用する樹脂封止型半導体装置において、小型化を図
ることが可能な技術を提供することにある。It is an object of the present invention to provide a technique capable of reducing the size of a resin-sealed semiconductor device employing a single in-line package structure.
本発明の他の目的は、前記樹脂封止型半導体装置にお
いて、前記小型化を図ると共に歩留りを向上することが
可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of improving the yield and reducing the size in the resin-sealed semiconductor device.
本発明の他の目的は、前記樹脂封止型半導体装置にお
いて、電気的信頼性を向上することが可能な技術を提供
することにある。Another object of the present invention is to provide a technique capable of improving electrical reliability in the resin-sealed semiconductor device.
本発明の他の目的は、前記樹脂封止型半導体装置にお
いて、動作速度の高速化を図ることが可能な技術を提供
することにある。Another object of the present invention is to provide a technique capable of increasing the operating speed in the resin-sealed semiconductor device.
本発明の他の目的は、前記樹脂封止型半導体装置の放
熱効率を向上することが可能な技術を提供することにあ
る。Another object of the present invention is to provide a technique capable of improving the heat radiation efficiency of the resin-encapsulated semiconductor device.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添附図面によって明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。The outline of a typical invention disclosed in the present application is briefly described as follows.
平面方形状の各辺に沿った素子形成面に外部端子を複
数配置する半導体ペレットが樹脂封止部で封止され、樹
脂封止部の一側面に全てのアウターリードが配置された
シングルインラインパッケージ構造の樹脂封止型半導体
装置であって、一部のインナーリードが、前記半導体ペ
レットを支持するように、前記一部のインナーリードに
前記半導体ペレットを絶縁材を介在させて固定させ、こ
れらのインナーリードが、前記樹脂封止部のアウターリ
ードが配置された一側面と近接する半導体ペレットの辺
とは反対側の辺に沿って配置された外部端子と電気的に
接続される。A single in-line package in which a plurality of external terminals are arranged on the element forming surface along each side of the planar square, and semiconductor pellets are sealed with a resin sealing part, and all outer leads are arranged on one side of the resin sealing part In a resin-encapsulated semiconductor device having a structure, a part of the inner leads is fixed to the part of the inner leads with an insulating material interposed therebetween such that the inner leads support the semiconductor pellet. The inner lead is electrically connected to an external terminal disposed along a side opposite to a side of the semiconductor pellet adjacent to one side of the resin sealing portion where the outer lead is disposed.
上述した手段（１）によれば、前記半導体ペレットの
最っとも離隔した辺に沿って配置された外部端子に電気
的に接続される信号用インナーリードを半導体ペレット
の占有領域内において引き回し、この信号用インナーリ
ードの引き回しに相当する分、樹脂封止部のサイズを縮
小することができるので、ZIP構造の樹脂封止型半導体
装置の小型化を図ることができると共に、前記電源用イ
ンナーリード又はノンコネクション用インナーリードで
半導体ペレット、絶縁材の夫々の支持を補強し、半導体
ペレットを安定に保持することができるので、ZIP構造
の樹脂封止型半導体装置の歩留りを向上することができ
る。また、前記半導体ペレットに固定された信号用イン
ナーリードの長さは引き回した場合に比べて短縮され、
この信号用インナーリードのインダクタンスを小さくす
ることができるので、信号ノイズを低減し、半導体ペレ
ットに搭載された回路の誤動作を防止し、ZIP構造の樹
脂封止型半導体装置の電気的信頼性を向上することがで
きる。また、ZIP構造の樹脂封止型半導体装置の小型化
により、メモリボード上での立体的な実装密度を向上す
ることができる。According to the above means (1), the signal inner leads electrically connected to the external terminals arranged along the most distant side of the semiconductor pellet are routed in the occupied area of the semiconductor pellet. Since the size of the resin sealing portion can be reduced by an amount corresponding to the routing of the signal inner lead, the size of the resin-encapsulated semiconductor device having a ZIP structure can be reduced, and the power supply inner lead or Since the support of the semiconductor pellet and the insulating material can be reinforced by the non-connection inner leads, and the semiconductor pellet can be stably held, the yield of the resin-encapsulated semiconductor device having the ZIP structure can be improved. Further, the length of the signal inner lead fixed to the semiconductor pellet is reduced as compared with the case where the inner lead is routed,
Since the inductance of the signal inner lead can be reduced, signal noise is reduced, malfunctions of the circuit mounted on the semiconductor pellet are prevented, and the electrical reliability of the ZIP-structured resin-encapsulated semiconductor device is improved. can do. Further, by reducing the size of the resin-encapsulated semiconductor device having the ZIP structure, the three-dimensional mounting density on the memory board can be improved.
上述した手段（２）によれば、前記半導体ペレットに
固定された信号用インナーリードと半導体ペレットとの
間に形成される寄生容量を低減し、信号用インナーリー
ドの信号伝達速度を速くすることができるので、ZIP構
造の樹脂封止型半導体装置の動作速度の高速化を図るこ
とができる。According to the above means (2), it is possible to reduce a parasitic capacitance formed between the signal inner lead fixed to the semiconductor pellet and the semiconductor pellet and increase the signal transmission speed of the signal inner lead. Therefore, the operation speed of the resin-encapsulated semiconductor device having the ZIP structure can be increased.
上述した手段（３）によれば、前記電源用インナーリ
ード又はノンコネクション用インナーリードと半導体ペ
レットとの間に形成される寄生容量を増加し、前記半導
体ペレットに搭載された回路で使用される電源のノイズ
をカップリング作用により低減することができるので、
ZIP構造の樹脂封止型半導体装置の電気的信頼性を向上
することができる。また、前記電源用インナーリードの
インダクタンスを小さくし、電源ノイズを低減すること
ができるので、ZIP構造の樹脂封止型半導体装置の電気
的信頼性を向上することができる。また、前記半導体ペ
レットに固定された前記電源用インナーリード（又はノ
ンコエクション用インナーリード）及び信号用インナー
リードは、前記半導体ペレットに搭載された回路の動作
で発生する熱を前記絶縁材、前記電源用インナーリード
（又はノンコネクション用インナーリード）及び信号用
インナーリードの夫々を通して樹脂封止部の外部に放出
することができるので、樹脂封止型半導体装置の熱抵抗
を低減することができる。According to the above means (3), the parasitic capacitance formed between the power supply inner lead or the non-connection inner lead and the semiconductor pellet is increased, and the power supply used in the circuit mounted on the semiconductor pellet is increased. Noise can be reduced by the coupling action,
The electrical reliability of the resin-encapsulated semiconductor device having the ZIP structure can be improved. Further, since the inductance of the power supply inner lead can be reduced and the power supply noise can be reduced, the electrical reliability of the resin-encapsulated semiconductor device having the ZIP structure can be improved. The power supply inner lead (or the non-coupling inner lead) and the signal inner lead fixed to the semiconductor pellet are configured to transfer heat generated by operation of a circuit mounted on the semiconductor pellet to the insulating material. Since the heat can be released to the outside of the resin sealing portion through each of the power supply inner lead (or the non-connection inner lead) and the signal inner lead, the thermal resistance of the resin-sealed semiconductor device can be reduced.
以下、本発明の構成について、ZIP構造を採用する樹
脂封止型半導体装置に本発明を適用した実施例とともに
説明する。Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to a resin-sealed semiconductor device employing a ZIP structure.
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and their repeated description will be omitted.
（実施例Ｉ） 本発明の実施例ＩであるZIP構造を採用する樹脂封止
型半導体装置の基本的構造を第２図（外観図）及び第１
図（拡大部分断面外観図）で示す。Example I FIGS. 2A and 2B show the basic structure of a resin-encapsulated semiconductor device employing a ZIP structure according to Example I of the present invention.
This is shown in the figure (an enlarged partial cross-sectional external view).
第２図に示すように、ZIP構造を採用する樹脂封止型
半導体装置10は樹脂封止部（レジンモールド部）５の実
装側の一端面にアウターリード（外部ピン）3Bを複数配
列する。つまり、ZIP構造を採用する樹脂封止型半導体
装置10は、シングルインラインパッケージ構造で構成さ
れ、ピン挿入型で構成される。As shown in FIG. 2, the resin-encapsulated semiconductor device 10 adopting the ZIP structure has a plurality of outer leads (external pins) 3B arranged on one end surface of the resin-encapsulated portion (resin molded portion) 5 on the mounting side. That is, the resin-encapsulated semiconductor device 10 employing the ZIP structure is configured with a single in-line package structure and is configured with a pin insertion type.
このZIP構造を採用する樹脂封止型半導体装置10は、
第１図及び第３図（第１図のIII−III切断線で切った断
面図）に示すように、インナーリード3A上に絶縁フィル
ム２、半導体ペレット１の夫々を順次積み重ねて構成さ
れる。The resin-encapsulated semiconductor device 10 adopting this ZIP structure is:
As shown in FIGS. 1 and 3 (a cross-sectional view taken along the line III-III in FIG. 1), the insulating film 2 and the semiconductor pellet 1 are sequentially stacked on the inner leads 3A.
前記インナーリード3A、アウターリード3Bの夫々は同
一のリードフレームに打抜き加工を又はエッチング加工
を施すことにより形成される。つまり、インナーリード
3A、アウターリード3Bの夫々は一体に成型される。イン
ナーリード3A及びアウターリード3Bは例えば鉄−ニッケ
ル合金（例えばニッケルの含有量は50［％］）で形成さ
れる。この鉄−ニッケル合金の表面には例えばZn−Ni合
金メッキ層が設けられる。このインナーリード3A及びア
ウターリード3Bは例えば約200［μｍ］の膜厚で形成さ
れる。なお、インナーリード3A及びアウターリード3Bは
電気伝導性及び熱伝導性に優れた銅（Cu）系材料で形成
してもよい。Each of the inner lead 3A and the outer lead 3B is formed by punching or etching the same lead frame. In other words, the inner lead
Each of 3A and outer lead 3B is integrally molded. The inner lead 3A and the outer lead 3B are formed of, for example, an iron-nickel alloy (for example, the content of nickel is 50%). For example, a Zn-Ni alloy plating layer is provided on the surface of the iron-nickel alloy. The inner leads 3A and the outer leads 3B are formed to a thickness of, for example, about 200 [μm]. Note that the inner leads 3A and the outer leads 3B may be formed of a copper (Cu) -based material having excellent electrical conductivity and thermal conductivity.
前記アウターリード3Bは、標準規格に基づき、各端子
に番号が付され、夫々に印加される信号が規定される。
前述のように、インナーリード3Aはアウターリード3Bと
一体に成型されるので、インナーリード3Aに印加される
信号はアウターリード3Bに印加される信号と同様であ
る。第１図中、ZIP構造を採用する樹脂封止型半導体装
置10は左端から右端に向って１番端子、２番端子、…、
28番端子の夫々が順次配列される。つまり、ZIP構造を
採用する樹脂封止型半導体装置10は合計28端子（28ピ
ン）で構成される。The outer lead 3B has a number assigned to each terminal based on a standard, and a signal to be applied to each terminal is defined.
As described above, since the inner lead 3A is molded integrally with the outer lead 3B, the signal applied to the inner lead 3A is the same as the signal applied to the outer lead 3B. In FIG. 1, a resin-encapsulated semiconductor device 10 adopting a ZIP structure has a first terminal, a second terminal,.
Each of the 28th terminals is sequentially arranged. That is, the resin-encapsulated semiconductor device 10 employing the ZIP structure is composed of a total of 28 terminals (28 pins).
前記１番端子（アウターリード3B）にはリフレッシュ
信号▲▼、２番端子にはチップイネーブル信号▲
▼、３番端子にはアウトプットイネーブル信号▲
▼、４番端子にはライトイネーブル信号▲▼の夫々
が印加される。５番端子にはデータ出力信号Dout、６番
端子にはデータ入力信号Dinの夫々が印加される。７番
端子にはアドレス信号A19、８番端子にはアドレス信号A
18、９番端子にはアドレス信号A17の夫々が印加され
る。10番端子には基準電源電圧Vss例えば回路の接地電
位０［Ｖ］が印加される。11番端子にはアドレス信号
A1、12番端子にはアドレス信号A0、13番端子にはアドレ
ス信号A4、14番端子にはアドレス信号A5、15番端子には
アドレス信号A6の夫々が印加される。16番端子にはアド
レス信号A7、17番端子にはアドレス信号A3、18番端子に
はアドレス信号A2の夫々が印加される。19番端子には動
作電源電圧Vcc例えば回路の動作電圧５［Ｖ］が印加さ
れる。20番端子にはアドレス信号A8、21番端子にはアド
レス信号A16、22番端子にはアドレス信号A15、23番端子
にはアドレス信号A14、24番端子にはアドレス信号A13の
夫々が印加される。25番端子にはアドレス信号A12、26
番端子にはアドレス信号A11、27番端子にはアドレス信
号A10、28番端子にはアドレス信号A9の夫々が印加され
る。The terminal 1 (outer lead 3B) has a refresh signal ▼ and the terminal 2 has a chip enable signal ▲.
▼ Output enable signal to terminal 3 ▲
▼ Each of the fourth terminals is applied with a write enable signal ▲. A data output signal Dout is applied to the fifth terminal, and a data input signal Din is applied to the sixth terminal. Address signal A 19 at terminal 7, address signal A at terminal 8
Address signals A 17 are applied to the 18th and 9th terminals, respectively. A reference power supply voltage Vss, for example, a ground potential 0 [V] of the circuit is applied to the tenth terminal. Address signal to terminal 11
Address signals A 0 are applied to the A 1 and 12 terminals, an address signal A 4 is applied to the 13 terminals, an address signal A 5 is applied to the 14 terminals, and an address signal A 6 is applied to the 15 terminals. The 16th terminal to the address signal A 7, 17 Pin to the address signal A 3, 18 Pin respective address signal A 2 is applied. An operation power supply voltage Vcc, for example, an operation voltage 5 [V] of the circuit is applied to the 19th terminal. Address signal A 8 to terminal 20, address signal A 16 to terminal 21, address signal A 15 to terminal 22, address signal A 14 to terminal 23, address signal A 13 to terminal 24 Each is applied. Address signals A 12 and 26 are connected to terminal 25
An address signal A 11 is applied to the No. terminal, an address signal A 10 is applied to the No. 27 terminal, and an address signal A 9 is applied to the No. 28 terminal.
前記半導体ペレット１は前記第１図に示すように樹脂
封止部５の中央部分に配置される。半導体ペレット１は
平面長方形状の単結晶珪素基板で形成される。半導体ペ
レット１の素子形成面（インナーリード3Aに対向する面
と反対側の面）には１［Mbit］の大容量を有するDRAMが
搭載される。このDRAMが搭載された半導体ペレット１を
第４図（チップレイアウト図）に示す。The semiconductor pellet 1 is disposed at the center of the resin sealing portion 5 as shown in FIG. The semiconductor pellet 1 is formed of a flat rectangular single crystal silicon substrate. A DRAM having a large capacity of 1 [Mbit] is mounted on the element forming surface of the semiconductor pellet 1 (the surface opposite to the surface facing the inner leads 3A). FIG. 4 (chip layout diagram) shows the semiconductor pellet 1 on which the DRAM is mounted.
第４図に示すように、半導体ペレット１の素子形成面
に搭載されたDRAMは中央部分にメモリセルアレイ（MA）
11を配置する。このメモリセルアレイ11は、同第４図
中、半導体ペレット１の上部において４分割（メモリセ
ルアレイ11A〜11D）され、下部において４分割（メモリ
セルアレイ11E〜11H）され、合計８分割される。つま
り、DRAMは８マット構成を採用する。この８分割された
メモリセルアレイ11A〜11Hの夫々はさらに２分割され、
メモリセルアレイ11は合計16個のメモリセルアレイMAに
細分化される。この16個に細分化されたうちの１つのメ
モリセルアレイMAは256［Kbit］の容量で構成される。As shown in FIG. 4, the DRAM mounted on the element forming surface of the semiconductor pellet 1 has a memory cell array (MA) at the center.
Place 11 In FIG. 4, the memory cell array 11 is divided into four parts (memory cell arrays 11A to 11D) at the upper part of the semiconductor pellet 1 and divided into four parts (memory cell arrays 11E to 11H) at the lower part. That is, the DRAM employs an 8-mat configuration. Each of the eight divided memory cell arrays 11A to 11H is further divided into two,
The memory cell array 11 is subdivided into a total of 16 memory cell arrays MA. One memory cell array MA among the 16 subdivided memory cells has a capacity of 256 [Kbit].
前記16個に細分化されたうちの２個のメモリセルアレ
イMAの間には夫々カラムアドレスデコーダ回路（YDEC）
12及びセンスアンプ回路（SA）13の一部が配置される。
センスアンプ回路13は相補型MISFET（CMOS）で構成さ
れ、センスアンプ回路13の一部はｎチャネルMISFETで構
成される。センスアンプ回路13の他部であるｐチャネル
MISFETは前記一部と対向した位置においてメモリセルア
レイMAの端部に配置される。センスアンプ回路13の一端
側からは相補性データ線（２本のデータ線）がメモリセ
ルアレイMA上に延在し、本実施例のDRAMはフォールデッ
ドビットライン方式（２交点方式）で構成される。A column address decoder circuit (YDEC) is provided between each of the two memory cell arrays MA among the 16 subdivided memory cell arrays.
12 and a part of the sense amplifier circuit (SA) 13 are arranged.
The sense amplifier circuit 13 is configured by a complementary MISFET (CMOS), and a part of the sense amplifier circuit 13 is configured by an n-channel MISFET. P channel which is another part of the sense amplifier circuit 13
The MISFET is arranged at an end of the memory cell array MA at a position facing the part. From one end of the sense amplifier circuit 13, complementary data lines (two data lines) extend above the memory cell array MA, and the DRAM of this embodiment is configured by a folded bit line system (two intersections system). .
前記16個に細分化されたメモリセルアレイMAの夫々の
中央側の一端にはロウアドレスデコーダ回路（XDEC）14
及びワードドライバ回路（図示しない）が配置される。
前記ロウアドレスデコーダ回路14の近傍にはデータ線プ
リチャージ回路15、コモンソース切換スイッチ回路16、
ワード線プリチャージ回路17の夫々が配置される。A row address decoder circuit (XDEC) 14 is provided at one end on the center side of each of the memory cell arrays MA divided into 16 pieces.
And a word driver circuit (not shown).
In the vicinity of the row address decoder circuit 14, a data line precharge circuit 15, a common source changeover switch circuit 16,
Each of the word line precharge circuits 17 is arranged.
前記16個に細分化されたメモリセルアレイMAの夫々の
周辺側の他端にはコモンソース切換スイッチ回路18が配
置される。At the other end on the peripheral side of each of the 16 memory cell arrays MA, a common source switch circuit 18 is arranged.
これら16個に細分化されたメモリセルアレイMAの周辺
に配置された回路12〜18はDRAMの直接周辺回路として構
成される。The circuits 12 to 18 arranged around the memory cell array MA subdivided into 16 are configured as direct peripheral circuits of the DRAM.
前記DRAMの上辺には上辺周辺回路19、下辺には下辺周
辺回路20が夫々配置される。DRAMの上側に配置された８
分割のうちの４個のメモリセルアレイ11A〜11Dと下側に
配置された４個のメモリセルアレイ11E〜11Hとの間には
中辺周辺回路21が配置される。これらの周辺回路19〜21
はDRAMの関接周辺回路として構成される。An upper peripheral circuit 19 is arranged on the upper side of the DRAM, and a lower peripheral circuit 20 is arranged on the lower side. 8 located above DRAM
A middle-side peripheral circuit 21 is arranged between the four memory cell arrays 11A to 11D of the division and the four memory cell arrays 11E to 11H arranged below. These peripheral circuits 19-21
Are configured as DRAM peripheral circuits.
前記DRAMのメモリセルアレイ11A〜11Hの夫々は１［bi
t］の情報を保持するメモリセルが行列状に複数配置さ
れる。メモリセルはメモリセル選択用MISFETと情報蓄積
用容量素子との直列回路で構成される。前記直接周辺回
路12〜18、関接周辺回路19〜21の夫々は基本的に相補型
MISFETとバイポーラトランジスタと組合せて構成され
る。Each of the DRAM memory cell arrays 11A to 11H is 1 [bi
A plurality of memory cells holding the information of [t] are arranged in a matrix. The memory cell is configured by a series circuit of a memory cell selection MISFET and an information storage capacitor. The direct peripheral circuits 12 to 18 and the connection peripheral circuits 19 to 21 are basically complementary.
It is configured by combining an MISFET and a bipolar transistor.
半導体ペレット１に搭載されるDRAMは、アドレスノン
マルチ方式を採用するので、同第４図に示すように、長
方形状の各辺に沿った周辺部分において、素子形成面に
複数個の外部端子（ボンディングパッド）BPを配置す
る。半導体ペレット１の上側の短辺に沿った領域にはア
ドレス信号A8,A9,A10,A11,A12,A13,A14,A15,A16,基準電
源電圧Vss、動作電源電圧Vccの夫々が印加される外部端
子BPが配置される。下側の短辺に沿った領域にはリフレ
ッシュ信号▲▼、チップイネーブル信号▲▼、
アウトプットイネーブル信号▲▼、ライトイネーブ
ル信号▲▼、データ出力信号Dout、データ入力信号
Din、アドレス信号A19,A18,A17の夫々が印加される外部
端子BPが配置される。また、この領域には基準電圧Vref
が印加される外部端子BPが配置される。左側の長辺に沿
った領域にはA0,A1,A2,A3、動作電源電圧Vccの夫々が印
加される外部端子BPが配置される。右側の長辺に沿った
領域にはA4,A5,A6,A7、基準電源電圧Vssの夫々が印加さ
れる外部端子BPが配置される。Since the DRAM mounted on the semiconductor pellet 1 employs an address non-multi system, as shown in FIG. 4, in a peripheral portion along each side of the rectangular shape, a plurality of external terminals ( Bonding pad) BP is arranged. Address signals A 8 , A 9 , A 10 , A 11 , A 12 , A 13 , A 14 , A 15 , A 16 , a reference power supply voltage Vss, an operation power supply are provided in a region along the upper short side of the semiconductor pellet 1. External terminals BP to which each of the voltages Vcc is applied are arranged. The refresh signal ▲ ▼, chip enable signal ▲ ▼,
Output enable signal ▲ ▼, write enable signal ▲ ▼, data output signal Dout, data input signal
External terminals BP to which Din and address signals A 19 , A 18 , and A 17 are applied are arranged. In this area, the reference voltage Vref
Is applied to the external terminal BP. An external terminal BP to which each of A 0 , A 1 , A 2 , A 3 and the operating power supply voltage Vcc is applied is arranged in a region along the left long side. An external terminal BP to which each of A 4 , A 5 , A 6 , A 7 and the reference power supply voltage Vss is applied is arranged in a region along the long side on the right side.
このDRAMが搭載された半導体ペレット１は例えば5.3
×12.4［mm2］のチップサイズで構成される。The semiconductor pellet 1 on which the DRAM is mounted is, for example, 5.3
It consists of a chip size of × 12.4 [mm 2 ].
前記半導体ペレット１の外部端子BPは、前記第１図に
示すように、樹脂封止型５内に引き回されたインナーリ
ード3Aの先端側に電気的に接続される。この接続はボン
ディングワイヤ４で行われる。ボンディングワイヤ４は
例えばAuワイヤを使用する。ボンディングワイヤ４はこ
れに限定されないがボール・ボンディング法でボンディ
ングされる。ボール・ボンディング法は、ボンディング
ワイヤ４の一端側に金属ボールを形成し、この金属ボー
ルを熱圧着に超音波振動を併用して外部端子BPにボンデ
ィングする方式である。ボンディングワイヤ４の他端側
は同様に熱圧着に超音波振動を併用してインナーリード
3Aの表面にボンディングされる。また、前記ボンディン
グワイヤ４としてはCuワイヤやAlワイヤを使用してもよ
い。As shown in FIG. 1, the external terminal BP of the semiconductor pellet 1 is electrically connected to the distal end side of the inner lead 3A routed into the resin mold 5. This connection is made by a bonding wire 4. As the bonding wire 4, for example, an Au wire is used. The bonding wire 4 is bonded by, but not limited to, a ball bonding method. The ball bonding method is a method in which a metal ball is formed on one end side of the bonding wire 4 and the metal ball is bonded to the external terminal BP by using thermocompression together with ultrasonic vibration. Similarly, the other end of the bonding wire 4 is subjected to inner lead by using ultrasonic vibration together with thermocompression bonding.
Bonded to 3A surface. Further, a Cu wire or an Al wire may be used as the bonding wire 4.
前記インナーリード3Aの先端側の表面つまりボンディ
ング領域にはAgメッキ層3aが設けられる。Agメッキ層3a
はインナーリード3Aの表面とボンディングワイヤ４との
接続に際してボンダビリティを高める目的で形成され
る。An Ag plating layer 3a is provided on the front surface of the inner lead 3A, that is, on the bonding area. Ag plating layer 3a
Are formed for the purpose of enhancing bondability when connecting the surface of the inner lead 3A and the bonding wire 4.
前記インナーリード3Aと半導体ペレット１との間に設
けられた絶縁フィルム２は、主に両者間を電気的に分離
し、かつ両者間を接着する目的で形成される。絶縁フィ
ルム２は例えば熱硬化性樹脂であるポリイミド系樹脂フ
ィルムで形成される。このポリイミド系樹脂フィルムは
例えば100〜300［μｍ］程度の厚さで形成される。ま
た、必要に応じて、絶縁フィルム２の表面には接着剤層
を設ける。絶縁フィルム２は、半導体ペレット１と実質
的に同様の平面長方形状で形成し、半導体ペレット１の
平面サイズに比べて若干大きい平面サイズで形成する。The insulating film 2 provided between the inner lead 3A and the semiconductor pellet 1 is formed mainly for the purpose of electrically separating the two and bonding the two. The insulating film 2 is formed of, for example, a polyimide resin film which is a thermosetting resin. This polyimide resin film is formed with a thickness of, for example, about 100 to 300 [μm]. An adhesive layer is provided on the surface of the insulating film 2 as necessary. The insulating film 2 is formed in a plane rectangular shape substantially similar to the semiconductor pellet 1, and is formed in a plane size slightly larger than the plane size of the semiconductor pellet 1.
前記樹脂封止部５は例えばフェノール硬化型エポキシ
系樹脂で形成される。このフェノール硬化型エポキシ系
樹脂にはシリコーンゴム及びフィラーが添加される。シ
リコーンゴムは、若干量添加され、フェノール硬化型エ
ポキシ系樹脂の弾性率を低下させる作用がある。フィラ
ーは、球形の酸化珪素粒で形成され、熱膨張率を低下さ
せる作用がある。The resin sealing portion 5 is formed of, for example, a phenol-curable epoxy resin. A silicone rubber and a filler are added to the phenol-curable epoxy resin. Silicone rubber is added in a small amount and has an effect of lowering the elastic modulus of the phenol-curable epoxy resin. The filler is formed of spherical silicon oxide particles, and has an effect of reducing the coefficient of thermal expansion.
このZIP構造を採用する樹脂封止型半導体装置10は400
［mil］のサイズで構成される。The resin-encapsulated semiconductor device 10 employing this ZIP structure is 400
It consists of [mil] size.
このように構成されるZIP構造を採用する樹脂封止型
半導体装置10は前記第１図及び第３図に示すようにタブ
を廃止した所謂タブレス構造で構成される。タブの廃止
により、半導体ペレット１の裏面に絶縁フィルム２を介
在させてインナーリード3Aを配置し、このインナーリー
ド3Aは半導体ペレット１を横切れるように構成される。
半導体ペレット１は前述のように各辺に沿って外部端子
BPが配置されるので、樹脂封止部５のアウターリード３
が配列された面と対向しかつ最っとも離隔した半導体ペ
レット１の辺に沿って配置された外部端子BPに接続され
るインナーリード3Aは半導体ペレット１の下側を通過す
る。半導体ペレット１のアウターリード3Aの配列された
面から最っとも離隔した辺は、第１図中上側の辺であ
り、前記第４図においては左側の長辺に相当する。半導
体ペレット１の下側を通過するインナーリード3Aはアド
レス信号A1（11番端子）、A0（12番端子）、A3（17番端
子）、A2（18番端子）の合計４本である。これら４本の
インナーリード3Aは絶縁フィルム２を介在させて半導体
ペレット１を支持する。このインナーリード3Aの半導体
ペレット１を支持する部分は、その他の部分又は他のイ
ンナーリード3Aに比べて若干半導体ペレット１の配置さ
れる方向と反対方向に折り曲げられ（下げられ）てい
る。つまり、半導体ペレット１の外部端子BPの位置とイ
ンナーリード3Aの先端のボンディング領域の位置との下
を小さくし、ボンディングし易いように構成される。The resin-encapsulated semiconductor device 10 adopting the ZIP structure configured as described above has a so-called tabless structure in which tabs are eliminated as shown in FIGS. With the elimination of the tab, the inner lead 3A is arranged on the back surface of the semiconductor pellet 1 with the insulating film 2 interposed therebetween, and the inner lead 3A is configured to cross the semiconductor pellet 1.
As described above, the semiconductor pellet 1 has external terminals along each side.
Since the BP is arranged, the outer leads 3 of the resin sealing portion 5 are formed.
The inner lead 3A connected to the external terminal BP disposed along the side of the semiconductor pellet 1 that is opposed to the surface on which the semiconductor pellets 1 are arranged and passes at the most distance passes under the semiconductor pellet 1. The side of the semiconductor pellet 1 farthest from the surface on which the outer leads 3A are arranged is the upper side in FIG. 1 and corresponds to the long side on the left side in FIG. The inner leads 3A passing under the semiconductor pellet 1 have a total of four address signals A 1 (terminal 11), A 0 (terminal 12), A 3 (terminal 17), and A 2 (terminal 18). It is. These four inner leads 3A support the semiconductor pellet 1 with the insulating film 2 interposed. The portion of the inner lead 3A that supports the semiconductor pellet 1 is bent (lowered) in a direction slightly opposite to the direction in which the semiconductor pellet 1 is arranged as compared with other portions or the other inner leads 3A. That is, it is configured such that the position below the position of the external terminal BP of the semiconductor pellet 1 and the position of the bonding region at the tip end of the inner lead 3A are small, and bonding is easy.
この半導体ペレット１の下側を通過する４本のインナ
ーリード3Aの絶縁フィルム２が存在する領域の幅寸法
は、それ以外のインナーリード3Aの樹脂封止部５内で引
き回される領域の幅寸法に比べて細く構成される。ま
た、前記４本のインナーリード3Aの幅寸法は基準電源電
圧Vss、動作電源電圧Vccの夫々が印加されるインナーリ
ード3Aの幅寸法に比べて細く構成される。つまり、前記
４本のインナーリード3Aは、その幅寸法を細くすること
により、絶縁フィルム２を介在させた半導体ペレット１
との間に形成される寄生容量を低減するように構成され
る。インナーリード3Aの幅寸法を細くすることは抵抗値
の増加につながるが、本実施例は、抵抗値の増加に比べ
て、アクセスタイムの高速化に寄生容量が大きく関与す
るのでこの寄生容量を積極的に小さくする。The width of the region where the insulating film 2 of the four inner leads 3A passing under the semiconductor pellet 1 is present is the width of the other region of the inner lead 3A that is routed in the resin sealing portion 5. It is configured thinner than the dimensions. The width of the four inner leads 3A is smaller than the width of the inner leads 3A to which the reference power supply voltage Vss and the operating power supply voltage Vcc are applied. That is, by reducing the width of the four inner leads 3A, the semiconductor pellet 1 with the insulating film 2 interposed therebetween is formed.
Is configured to reduce the parasitic capacitance formed between Reducing the width of the inner lead 3A leads to an increase in the resistance value.However, in the present embodiment, the parasitic capacitance is significantly involved in speeding up the access time as compared with the increase in the resistance value. Make it smaller.
また、半導体ペレット１の絶縁フィルム１を介在させ
た下側には基準電源電圧Vssが印加されたインナーリー
ド3A（10番端子）、動作電源電圧Vccが印加されたイン
ナーリード3A（19番端子）の合計２本が配置される。こ
の２本のインナーリード3Aの幅寸法は、他のインナーリ
ード3Aの樹脂封止部５内での引き回された領域の幅寸法
に比べて太く構成される。基準電源電圧Vssが印加され
たインナーリード3Aは、前記第４図中、下側の短辺（下
辺周辺回路21側）の右部分に配置される。動作電源電圧
Vccが印加されたインナーリード3Aは、第４図中、上側
の短辺（上辺周辺回路19側）の右部分に配置される。つ
まり、２本のインナーリード3Aは、半導体ペレット１の
対向する短辺側の夫々に配置され、半導体ペレット１の
角部の２点を支持する。前記アドレス信号A0、A1、A2、
A3の夫々が印加される４本のインナーリード3Aは積極的
に幅寸法を細くしているので、半導体ペレット１の実質
的な支持は電源が印加された前記２本のインナーリード
3Aにより行われる。Also, on the lower side of the semiconductor pellet 1 with the insulating film 1 interposed, the inner lead 3A (terminal 10) to which the reference power supply voltage Vss is applied, and the inner lead 3A (terminal 19) to which the operating power supply voltage Vcc is applied. Are arranged in total. The width dimension of these two inner leads 3A is configured to be larger than the width dimension of the area where the other inner leads 3A are routed in the resin sealing portion 5. The inner lead 3A to which the reference power supply voltage Vss is applied is disposed on the right side of the lower short side (lower side peripheral circuit 21 side) in FIG. Operating power supply voltage
The inner lead 3A to which Vcc is applied is arranged on the right side of the upper short side (the upper side peripheral circuit 19 side) in FIG. In other words, the two inner leads 3A are arranged on each of the opposing short sides of the semiconductor pellet 1, and support two points at the corners of the semiconductor pellet 1. The address signals A 0 , A 1 , A 2 ,
Since the four inner leads 3A to which each of A 3 is applied are positively reduced in width, the semiconductor pellet 1 is substantially supported by the two inner leads to which power is applied.
Performed by 3A.
前記基準電源電圧Vssが印加されたインナーリード3
A、動作電源電圧Vccが印加されたインナーリード3Aの夫
々は半導体ペレット１の短辺側の近傍においてアウター
リード3Bに即座に一体化される。つまり、２本の夫々の
インナーリード3Aは、樹脂封止部５内での引き回しの領
域が少なく、短い寸法で構成され、インダクタンスを低
減できるように構成される。Inner lead 3 to which the reference power supply voltage Vss is applied
A, each of the inner leads 3A to which the operating power supply voltage Vcc is applied is immediately integrated with the outer leads 3B in the vicinity of the short side of the semiconductor pellet 1. In other words, each of the two inner leads 3A has a small area for routing in the resin sealing portion 5, has a short dimension, and is configured to be able to reduce inductance.
また、リフレッシュ信号▲▼が印加されるインナ
ーリード3A、アドレス信号A9が印加されるインナーリー
ド3Aの夫々は先端部分において２本に分岐される。イン
ナーリード3Aの先端側の分岐された一方はボンディング
領域としてボンディングワイヤ４に接続される。インナ
ーリード3Aの先端側の分岐された他方は半導体ペレット
１の下側に絶縁フィルム２を介在させて配置される。こ
の分岐された他方は、前記基準電源電圧Vss、動作電源
電圧Vccの夫々が印加されたインナーリード3Aで支持さ
れる２点以外において、半導体ペレット１の他の２点を
支持するように構成される。つまり、リフレッシュ信号
▲▼が印加されるインナーリード3Aの先端側の分岐
された他方は、第４図中、下側の短辺（下辺周辺回路21
側）の左部分に配置される。また、アドレス信号A9が印
加されるインナーリード3Aの先端側が分岐された他方
は、第４図中、上側の短辺（上辺周辺回路19側）の左部
分に配置される。すなわち、基準電源電圧Vss、動作電
源電圧Vcc、リフレッシュ信号▲▼、アドレス信号A
9の夫々が印加される４本のインナーリード3Aの先端部
分は、半導体ペレット１の各角部に配置され、絶縁フィ
ルム２の長方形状の各角部に接着される。つまり、絶縁
フィルム２はその各角部において４点で支持される。し
たがって、絶縁フィルム２は適度な張力を持ってインナ
ーリード3Aに支持することができる。Further, the inner leads 3A refresh signal ▲ ▼ is applied, the respective inner leads 3A address signal A 9 is applied is branched into two at the tip portion. One branched end of the inner lead 3A is connected to a bonding wire 4 as a bonding area. The other end of the inner lead 3A that is branched is disposed below the semiconductor pellet 1 with the insulating film 2 interposed therebetween. The other branch is configured to support the other two points of the semiconductor pellet 1 except for the two points supported by the inner lead 3A to which the reference power supply voltage Vss and the operating power supply voltage Vcc are applied. You. In other words, the other side of the tip of the inner lead 3A to which the refresh signal ▼ is applied is connected to the lower short side (lower peripheral circuit 21) in FIG.
Side). The other tip end of the inner leads 3A address signal A 9 is applied is branched, in Figure 4, are disposed in the left portion of the upper short side (upper side peripheral circuit 19 side). That is, the reference power supply voltage Vss, the operation power supply voltage Vcc, the refresh signal ▲ ▼, the address signal A
The tips of the four inner leads 3A to which each of 9 is applied are arranged at each corner of the semiconductor pellet 1 and adhered to each rectangular corner of the insulating film 2. That is, the insulating film 2 is supported at four points at each corner. Therefore, the insulating film 2 can be supported on the inner leads 3A with an appropriate tension.
このように、平面長方形状の各辺に沿った素子形成面
に外部端子BPを複数配置する半導体ペレット１が樹脂封
止部５で封止されるZIP構造の樹脂封止型半導体装置10
であって、前記半導体ペレット１の素子形成面と対向す
る裏面に、絶縁フィルム２を介在させ、前記樹脂封止部
５のアウターリード3Bが配置された面と対向しかつ最っ
とも離隔した半導体ペレット１の辺に沿って配置された
外部端子BPに電気的に接続される信号用インナーリード
（A0、A1、A2、A3）3Aを配置し、前記半導体ペレット１
の裏面に、前記絶縁フィルム２を介在させ、前記半導体
ペレット１を支持する電源用インナーリード（Vss、Vc
c）3Aを配置する。この構成により、前記半導体ペレッ
ト１の最っとも離隔した辺に沿って配置された外部端子
BPに電気的に接続される信号用インナーリード3Aを半導
体ペレット１の占有面積内において引き回し、この信号
用インナーリード3Aの引き回しに相当する分、樹脂封止
部５のサイズを縮小することができるので、ZIP構造の
樹脂封止型半導体装置10の小型化を図ることができると
共に、前記電源用インナーリード3Aで半導体ペレット
１、絶縁フィルム２の夫々の支持を補強し、半導体ペレ
ット１を安定に保持することができるので、ZIP構造の
樹脂封止型半導体装置10の歩留りを向上することができ
る。また、前記半導体ペレット１の裏面に配置された信
号用インナーリード3Aの長さは引き回した場合に比べて
短縮され、この信号用インナーリード3Aのインダクタン
スを小さくすることができるので、信号ノイズを低減
し、半導体ペレット１に搭載されたDRAMの誤動作を防止
し、ZIP構造の樹脂封止型半導体装置10の電気的信頼性
を向上することができる。また、ZIP構造の樹脂封止型
半導体装置10は、その小型化により、メモリボード上で
の実装密度を高めることができる。As described above, the resin molded semiconductor device 10 of the ZIP structure in which the semiconductor pellet 1 in which the plurality of external terminals BP are arranged on the element forming surface along each side of the planar rectangular shape is sealed by the resin molded portion 5.
An insulating film 2 is interposed on the back surface of the semiconductor pellet 1 opposite to the element forming surface, and the semiconductor is opposed to the surface of the resin sealing portion 5 on which the outer leads 3B are arranged and is most separated. A signal inner lead (A 0 , A 1 , A 2 , A 3 ) 3A electrically connected to an external terminal BP arranged along the side of the pellet 1 is arranged, and the semiconductor pellet 1
The power supply inner leads (Vss, Vc) that support the semiconductor pellet 1 with the insulating film 2
c) Arrange 3A. With this configuration, the external terminals arranged along the most distant side of the semiconductor pellet 1
The signal inner leads 3A electrically connected to the BP are routed within the area occupied by the semiconductor pellet 1, and the size of the resin sealing portion 5 can be reduced by an amount corresponding to the routing of the signal inner leads 3A. Therefore, it is possible to reduce the size of the resin-encapsulated semiconductor device 10 having the ZIP structure, and to reinforce the support of the semiconductor pellet 1 and the insulating film 2 with the power supply inner leads 3A, thereby stably stabilizing the semiconductor pellet 1. Since it can be held, the yield of the resin-encapsulated semiconductor device 10 having the ZIP structure can be improved. In addition, the length of the signal inner lead 3A disposed on the back surface of the semiconductor pellet 1 is reduced as compared with the case where the inner lead 3A is routed, and the inductance of the signal inner lead 3A can be reduced, thereby reducing signal noise. However, malfunction of the DRAM mounted on the semiconductor pellet 1 can be prevented, and the electrical reliability of the resin-encapsulated semiconductor device 10 having the ZIP structure can be improved. In addition, the resin-encapsulated semiconductor device 10 having a ZIP structure can be mounted on a memory board at a high density due to its miniaturization.
また、前記半導体ペレット１の裏面に前記絶縁フィル
ム２を介在させて配置された信号用インナーリード3Aの
幅寸法は、それ以外の信号用インナーリード3Aの前記半
導体ペレット１の周囲を引き回す部分の幅寸法に比べて
細く構成される。この構成により、前記半導体ペレット
１の裏面に配置された信号用インナーリード3Aと半導体
ペレット１との間に形成される寄生容量を低減し、信号
用インナーリード3Aのアドレス信号の伝達速度を速くす
ることができるので、ZIP構造の樹脂封止型半導体装置1
0（DRAM）の動作速度の高速化を図ることができる。The width of the signal inner lead 3A disposed on the back surface of the semiconductor pellet 1 with the insulating film 2 interposed therebetween is the width of the other signal inner lead 3A that is routed around the semiconductor pellet 1. It is configured thinner than the dimensions. With this configuration, the parasitic capacitance formed between the signal inner lead 3A disposed on the back surface of the semiconductor pellet 1 and the semiconductor pellet 1 is reduced, and the transmission speed of the address signal of the signal inner lead 3A is increased. Resin-packaged semiconductor device 1 with a ZIP structure
The operation speed of 0 (DRAM) can be increased.
また、前記半導体ペレット１の裏面に前記絶縁フィル
ム２を介在させて配置された電源用インナーリード3Aの
幅寸法は、前記半導体ペレット１の裏面に前記絶縁フィ
ルム２を介在させて配置された信号用インナーリード3A
の幅寸法に比べて太く構成される。この構成により、前
記電源用インナーリード3Aと半導体ペレット１との間に
形成される寄生容量を増加し、前記半導体ペレット１に
搭載されたDRAMで使用される電源のノイズをカップリン
グ作用により低減することができるので、ZIP構造の樹
脂封止型半導体装置10の電気的信頼性を向上することが
できる。また、前記電源用インナーリード3Aのインダク
タンスを小さくし、電源ノイズを低減することができる
ので、ZIP構造の樹脂封止型半導体装置10の電気的信頼
性を向上することができる。また、前記電源用インナー
リード3A及び前記半導体ペレット１の裏面に配置された
４本の信号用インナーリード3Aは、前記半導体ペレット
１に搭載されたDRAMの動作で発生する熱を前記絶縁フィ
ルム２、前記電源用インナーリード3A及び前記半導体ペ
レット１の裏面に配置された４本の信号用インナーリー
ド3Aの夫々を通して樹脂封止部５の外部に放出すること
ができるので、樹脂封止型半導体装置10の熱抵抗を低減
することができる。The width of the power supply inner lead 3A disposed on the back surface of the semiconductor pellet 1 with the insulating film 2 interposed therebetween is the same as the width of the signal for the signal disposed on the back surface of the semiconductor pellet 1 with the insulating film 2 interposed therebetween. Inner lead 3A
It is configured to be thicker than the width dimension of. With this configuration, the parasitic capacitance formed between the power supply inner lead 3A and the semiconductor pellet 1 is increased, and the noise of the power supply used in the DRAM mounted on the semiconductor pellet 1 is reduced by the coupling action. Therefore, the electrical reliability of the resin-encapsulated semiconductor device 10 having the ZIP structure can be improved. Further, since the inductance of the power supply inner lead 3A can be reduced and the power supply noise can be reduced, the electrical reliability of the resin-encapsulated semiconductor device 10 having a ZIP structure can be improved. Also, the power supply inner leads 3A and the four signal inner leads 3A disposed on the back surface of the semiconductor pellet 1 generate heat generated by the operation of the DRAM mounted on the semiconductor pellet 1 by the insulating film 2, Since the signal can be discharged to the outside of the resin sealing portion 5 through each of the power inner lead 3A and the four signal inner leads 3A arranged on the back surface of the semiconductor pellet 1, the resin sealed semiconductor device 10 Can be reduced in thermal resistance.
なお、前記ZIP構造を採用する樹脂封止型半導体装置1
0は、半導体ペレット１の支持に電源用インナーリード3
Aを使用したが、ノンコネクション用インナーリード
（空ピン）がある場合にはこれを使用してもよい。The resin-encapsulated semiconductor device 1 adopting the ZIP structure
0 is the inner lead 3 for power supply to support the semiconductor pellet 1.
Although A is used, if there is an inner lead (empty pin) for non-connection, this may be used.
（実施例II） 本実施例IIは、前記実施例ＩのZIP構造を採用する樹
脂封止型半導体装置のインナーリードの形状を変えた、
本発明の第２実施例である。(Example II) In Example II, the shape of the inner lead of the resin-encapsulated semiconductor device employing the ZIP structure of Example I was changed.
5 shows a second embodiment of the present invention.
本発明の実施例IIであるZIP構造を採用する樹脂封止
型半導体装置の基本的構造を第５図（拡大部分断面外観
図）で示す。FIG. 5 (enlarged partial cross-sectional external view) shows a basic structure of a resin-encapsulated semiconductor device employing a ZIP structure which is Embodiment II of the present invention.
本実施例のZIP構造を採用する樹脂封止型半導体装置1
0は、第５図に示すように、基本的には前記実施例Ｉの
ものと実質的に同様に構成される。半導体ペレット１の
短辺側の夫々は基準電源電圧Vss、動作電源電圧Vccの夫
々が印加された２本のインナーリード3Aで支持される。
つまり、絶縁フィルム２は２点で支持される。Resin-sealed semiconductor device 1 employing the ZIP structure of the present embodiment
0 is basically configured substantially the same as that of the embodiment I as shown in FIG. Each of the short sides of the semiconductor pellet 1 is supported by two inner leads 3A to which a reference power supply voltage Vss and an operating power supply voltage Vcc are applied.
That is, the insulating film 2 is supported at two points.
このように構成されるZIP構造を採用する樹脂封止型
半導体装置10は、前記実施例Ｉと実質的に同様の効果を
奏することができる。The resin-encapsulated semiconductor device 10 employing the ZIP structure configured as described above can achieve substantially the same effects as those of the first embodiment.
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously modified without departing from the gist thereof. Of course.
例えば、本発明は、前記ZIP構造を採用する樹脂封止
型半導体装置10の半導体ペレット１にSRAM、ROM等他の
メモリを搭載してもよい。For example, in the present invention, another memory such as an SRAM or a ROM may be mounted on the semiconductor pellet 1 of the resin-encapsulated semiconductor device 10 adopting the ZIP structure.
また、本発明は、ZIP構造以外のシングルインライン
パッケージ構造を採用する半導体装置に適用することが
できる。Further, the present invention can be applied to a semiconductor device adopting a single in-line package structure other than the ZIP structure.
また、本発明は、前記実施例のZIP構造を採用する樹
脂封止型半導体装置において、半導体ペレット１に４
［Mbit］又はそれ以上の大容量のDRAMを搭載してもよ
い。The present invention also relates to a resin-encapsulated semiconductor device employing the ZIP structure of the above embodiment, wherein
[Mbit] or larger DRAM may be mounted.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。The effects obtained by the representative inventions among the inventions disclosed in the present application will be briefly described as follows.
シングルインラインパッケージ構造を採用する樹脂封
止型半導体装置において、小型化を図ることができる。In a resin-sealed semiconductor device employing a single in-line package structure, size reduction can be achieved.
また、前記樹脂封止型半導体装置において、前記小型
化を図ると共に歩留りを向上することができる。Further, in the resin-encapsulated semiconductor device, the size can be reduced and the yield can be improved.
また、前記樹脂封止型半導体装置において、電気的信
頼性を向上することができる。Further, in the resin-encapsulated semiconductor device, electrical reliability can be improved.
また、前記樹脂封止型半導体装置において、動作速度
の高速化を図ることができる。Further, in the resin-sealed semiconductor device, the operation speed can be increased.
また、前記樹脂封止型半導体装置の熱抵抗を低減する
ことができる。Further, the thermal resistance of the resin-encapsulated semiconductor device can be reduced.
第１図は、本発明の実施例ＩであるZIP構造を採用する
樹脂封止型半導体装置の基本的構造を示す拡大部分断面
外観図、 第２図は、前記ZIP構造を採用する樹脂封止型半導体装
置の外観図、 第３図は、前記ZIP構造を採用する樹脂封止型半導体装
置の要部断面図、 第４図は、前記ZIP構造を採用する樹脂封止型半導体装
置の半導体ペレットのレイアウト図、 第５図は、本発明の実施例IIであるZIP構造を採用する
樹脂封止型半導体装置の基本的構造を示す拡大部分断面
外観図である。 図中、１……半導体ペレット、２……絶縁フィルム、3A
……インナーリード、3B……アウターリード、４……ボ
ンディングワイヤ、５……樹脂封止部、10……ZIP構造
を採用する樹脂封止型半導体装置、BP……外部端子であ
る。FIG. 1 is an enlarged partial cross-sectional external view showing a basic structure of a resin-sealed semiconductor device employing a ZIP structure according to a first embodiment of the present invention. FIG. FIG. 3 is a cross-sectional view of a main part of the resin-encapsulated semiconductor device employing the ZIP structure. FIG. 4 is a semiconductor pellet of the resin-encapsulated semiconductor device employing the ZIP structure. FIG. 5 is an enlarged partial cross-sectional external view showing a basic structure of a resin-encapsulated semiconductor device employing a ZIP structure which is Embodiment II of the present invention. In the figure, 1 ... semiconductor pellet, 2 ... insulating film, 3A
... inner lead, 3B ... outer lead, 4 ... bonding wire, 5 ... resin sealing portion, 10 ... resin-encapsulated semiconductor device employing a ZIP structure, BP ... external terminals.
Claims (5)
部端子を複数配置する半導体ペレットが樹脂封止部で封
止され、樹脂封止部の一側面に全てのアウターリードが
配置されたシングルインラインパッケージ構造の樹脂封
止型半導体装置であって、 一部のインナーリードが、前記半導体ペレットを支持す
るように、前記一部のインナーリードに前記半導体ペレ
ットを絶縁材を介在させて固定させ、これらのインナー
リードが、前記樹脂封止部のアウターリードが配置され
た一側面と近接する半導体ペレットの辺とは反対側の辺
に沿って配置された外部端子と電気的に接続されること
を特徴とする樹脂封止型半導体装置。1. A semiconductor pellet having a plurality of external terminals arranged on an element forming surface along each side of a planar square is sealed with a resin sealing portion, and all outer leads are arranged on one side surface of the resin sealing portion. A resin-encapsulated semiconductor device having a single in-line package structure, wherein the semiconductor pellet is interposed in an insulating material in the partial inner leads so that some of the inner leads support the semiconductor pellet. These inner leads are electrically connected to external terminals disposed along the side opposite to the side of the semiconductor pellet adjacent to one side of the resin sealing portion where the outer lead is disposed. A resin-encapsulated semiconductor device, comprising:
せて固定する一部のインナーリードの内の信号用インナ
ーリードの幅寸法は、前記半導体ペレットの周囲を引き
回されるそれ以外の信号用インナーリードの幅寸法に比
べて細い部分を有するように構成されることを特徴とす
る請求項１に記載の樹脂封止型半導体装置。2. A signal inner lead of a part of the inner leads for fixing the semiconductor pellet with the insulating material interposed therebetween has a width different from that of the other signal led around the semiconductor pellet. 2. The resin-encapsulated semiconductor device according to claim 1, wherein the semiconductor device is configured to have a portion smaller than the width of the inner lead.
せて固定する一部のインナーリードの内の電源用インナ
ーリード又はノンコネクション用インナーリードの幅寸
法は、前記半導体ペレットを前記絶縁材を介在させて固
定する信号用インナーリードの細い部分の幅寸法に比べ
て太く構成されることを特徴とする請求項１又は請求項
２に記載の樹脂封止型半導体装置。3. A width dimension of a power supply inner lead or a non-connection inner lead of a part of inner leads for fixing the semiconductor pellet with the insulating material interposed therebetween is such that the semiconductor pellet is interposed with the insulating material. The resin-encapsulated semiconductor device according to claim 1, wherein the width of the narrow portion of the signal inner lead to be fixed is set larger than the width of the narrow portion.
ラインパッケージ構造で構成されることを特徴とする請
求項１乃至請求項３に記載の夫々の樹脂封止型半導体装
置。4. The resin-sealed semiconductor device according to claim 1, wherein said resin-sealed semiconductor device has a zigzag in-line package structure.
ジスタ及び相補型MISFETを混在するダイナミック型ラン
ダムアクセスメモリが搭載されることを特徴とする請求
項１乃至請求項４に記載の夫々の樹脂封止型半導体装
置。5. The resin-encapsulated semiconductor according to claim 1, wherein the semiconductor pellet is mounted with a dynamic random access memory in which a bipolar transistor and a complementary MISFET are mixed. apparatus.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143676A JP2748940B2 (en) | 1989-06-05 | 1989-06-05 | Resin-sealed semiconductor device |
| KR1019900007758A KR0154532B1 (en) | 1989-06-05 | 1990-05-29 | Resin encapsulated semiconductor device |
| US07/674,969 US5287000A (en) | 1987-10-20 | 1991-03-26 | Resin-encapsulated semiconductor memory device useful for single in-line packages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143676A JP2748940B2 (en) | 1989-06-05 | 1989-06-05 | Resin-sealed semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH038363A JPH038363A (en) | 1991-01-16 |
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Family
ID=15344347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1143676A Expired - Lifetime JP2748940B2 (en) | 1987-10-20 | 1989-06-05 | Resin-sealed semiconductor device |
Country Status (2)
| Country | Link |
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Families Citing this family (2)
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|---|---|---|---|---|
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Family Cites Families (2)
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|---|---|---|---|---|
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1990
- 1990-05-29 KR KR1019900007758A patent/KR0154532B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| KR0154532B1 (en) | 1998-10-15 |
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