JP2744006B2 - 非線形ａ／ｄ変換回路及び非線形ａ／ｄ変換方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は対数圧縮を行いノイズリダクションを図っ
てアナログ信号をデジタル信号に変換する非線形A/D変
換回路及び非線形A/D変換方法に関する。

（従来の技術） 一般に、アナログ信号をデジタル信号に変換してデジ
タル処理を行い、再びアナログ信号に変換するシステム
では、アナログ信号のダイナミックレンジを失わないよ
うにするため、圧伸則が利用される。これにより、例え
ば伝送システムの場合、系固有のダイナミックレンジを
越える振幅情報を伝送することもできる。例えば1:2の
対数圧縮によれば、ダイナミックレンジ50［dB］の伝送
系を用いて、100［dB］（＝２×50）のダイナミックレ
ンジによる伝送を可能とするものである。

また、音響機等の音声信号をデジタル処理するシステ
ムでは、上記圧伸によりA/D変換後のデジタル信号にノ
イズ成分が混入しないようにすることができる。

アナログ信号をノイズリダクションしてデジタル信号
に変換する方式としては、次の２方式が考えられる。即
ち、第３図に示すように、A/Dコンバータ32の前段にノ
イズリダクション回路31を設ける方式と、第４図に示す
ように、A/Dコンバータ41の後断にノイズリダクション
回路42を設ける方式とである。前者の場合におけるノイ
ズリダクション回路31はアナログ回路にて構成され、後
者の場合におけるノイズリダクション回路42はデジタル
回路にて構成される。

しかして、第３図の方式におけるアナログノイズリダ
クション回路は、例えば第５図に示すように構成する。
第５図において、51はメインオペアンプと称される演算
アンプ、52は入力信号のレベルに応じて利得が制御され
る利得制御アンプ（GCA）であり、利得制御アンプ52
は、帰還回路部53を構成し、その出力を演算アンプ51の
反転入力端に供給することによって、演算アンプ51の非
反転入力端に入るアナログ入力信号が対数圧縮された出
力を得るようにしている。帰還回路部53は、エンファシ
ス回路54,ウエイティング回路55,レベルセンサ56及び前
記利得制御アンプ52にて構成する。エンファシス回路54
はローパス特性を有するフィルター回路であり、出力を
利得制御アンプ52を介して演算アンプ51の反転入力端に
導出している。ウエイティング回路55は、上記エンファ
シス回路54と略逆の特性を有し、演算アンプ51における
出力の高域の占める割合いに応じて利得制御アンプ52の
利得を可変するレベル信号を発生する。レベルセンサ56
は、ウエイティング回路55からのレベル信号を対数変換
し、コンデンサ57を通して出力している。これより、利
得制御アンプ52は、エンファシス回路63からの信号を対
数伸長して演算アンプ51に帰還することになる。

上記の回路構成は、入出力間の伝達関数をＨ（ｓ），
ノイズリダクション信号形成部53の伝達関数をＦ
（ｓ），演算アンプ51の利得をＡとすれば、 にて表わされる。Ａが１より十分大きければ、Ｈ（ｓ）
はＦ（ｓ）の逆数の関係で表わされ、 となる。Ｆ（ｓ）は、対数伸長特性を有するので、例え
ば10［dB］の大きさの信号を利得制御アンプ52で10［d
B］増大したとすれば、出力レベルは20［dB］増大する
ことになり1:2の対数伸長をしたことになる。式より
Ｈ（ｓ）はＦ（ｓ）の逆数であるので、出力特性として
は対数圧縮特性を呈し、例えば80［dB］のダイナミック
レンジを得るために、伝送系には40［dB］のダイナミッ
クレンジがあれば良いことになる。このような特性のア
ナログ信号をA/Dコンバータ32でデジタル信号に変換す
れば、ノイズリダクションされたデジタル信号が得られ
る。この場合のA/Dコンバータ32としては、アナログ信
号がノイズリダクション処理されているので、精度の高
いものである必要はなく、逐次比較形，フラッシュ形，
積分形等の通常のものを使用することができる。例えば
80［dB］（14ビット精度相当）のダイナミックレンジを
得るのに必要なA/D変換精度は、40［dB］（７ビット相
当）あれば良いことになる。また、第８図，第９図にて
示すように、Δ−Σ変調器を用いた帰還形のものを用い
ても良い。

しかし、第５図の回路は、アナログ回路特有の欠点，
特に、エンファシス回路54やウエイティング回路55の時
定数がCRで作られているため、特性のばらつきや、経時
変化によって性能が悪化することが考えられる。

一方、第６図は、第４図に基づいて構成されるA/D変
換回路である。第６図において、A/Dコンバータ41は、
アナログ入力信号を直接デジタル信号に変換しており、
変換出力はデジタル回路構成のノイズリダクション回路
65で第５図と同様なノイズリダクション処理がなされ
る。即ち，デジタルノイズリダクション回路65は、割り
算器61,レベルセンサ62,エンファシス回路63,ウエイテ
ィング回路64にて構成する。A/Dコンバータ41の出力は
割り算器61に供給し、ノイズリダクション出力をウエイ
ティング回路64,レベルセンサ62による帰還経路を通し
た信号と割り算処理する。割り算処理された出力は、エ
ンファシス回路63を介してノイズリダクションされた出
力となる。

エンファシス回路63,ウエイティング回路64は、第７
図に示すようなIIR（Infinite Impulse Response）形の
デジタルフィルターにて構成することができる。第７図
は、直列接続した加算器71,72と、遅延回路73及び係数
器74,75にて構成し、遅延回路73は、加算器71の出力を
係数器74を介して加算器71に帰還し、かつ係数器75を介
して加算器72に供給している。このようなデジタルフィ
ルターは、係数器74,75の係数を所定値に設定すること
で、エンファシス特性とウエイティング特性を容易に実
現することができ、アナログ回路と比べて、最適に設計
しておきさえすれば、特性の経時劣化がなく、初期特性
のばらつきのない優れた特徴を持たせることができる。
しかし、ノイズリダクションエンコード処理を行う前に
AD変換をしているので、AD変換に要求される精度が厳し
くなる。例えば80［dB］のダイナミックレンジを得るた
めに当然14ビットの精度が要求される。更に、ノイズリ
ダクション回路65（デジタル信号処理部）でも同じだけ
の演算精度が要求され、割り算器が必要なこととあわせ
て、デジタル信号処理部の回路規模が大きくなってしま
う。

なお、第５図及び第６図において、A/D変換器32,41と
しては、逐次比較形，フラッシュ形，積分形，或はΔ−
Σ変調器を用いたA/D変換器を利用することができる。

第８図及び第９図は、それぞれ上記Δ−Σ変調器を用
いたオーバーサンプリング形と称される帰還形のA/D変
換器である。詳述すれば、まず、第８図は積分器が２個
の二重積分形であり、81はアナログ入力信号と帰還信号
である出力信号との差分を算出する減算器、82は減算器
81からの信号を積分する積分器、83は積分器82からの信
号と出力信号との差分を算出する減算器、84は減算器83
からの信号を積分する積分器、85はサンプリング信号fs
にてコンパレート動作するコンパレータであり、コンパ
レータ85は出力を各減算器81,83に帰還している。コン
パレータ85の出力は間引きフィルター86によってデータ
の間引きを行い折返し雑音を排除する。また、第９図は
積分器を１個で構成したもので、入力信号と出力信号と
の減算を行う減算器91、積分器92、コンパレータ93及び
間引きフィルター94にて構成してある。これらの回路
は、サンプリング信号fsで符号化されたコンパレータ85
（93）の出力と入力信号との差分を積分しているので、
得られるデジタル信号は、入力信号の振幅に応じてパル
ス頻度が変化し、積分器が帰還経路ではなく入出力経路
にあるために、Δ変調方式のように、雑音による量子化
雑音を蓄積することがないという利点がある。

なお、このようなΔ−Σ変調器は、例えば文献“A Us
e of Double Integration in Sigma Delta Modulation"
J.C.Candy,IEEE Trans.COM−33,No.3P.P.249−258 Mar.
1985に示されている。

（発明が解決しようとする課題） 従来の非線形A/D変換回路は、A/D変換の前にノイズリ
ダクション処理を行うか、A/D変換後にノイズリダクシ
ョン処理を行うかの２方式が有るが、前者では、アナロ
グ回路によってノイズリダクション処理を行うので、エ
ンファシス回路54及びウエイティング回路55でアナログ
回路特有の特性ばらつきを生じ、後者では、A/D変換の
ビット数が増大し、デジタル信号処理部の回路規模が大
きくなるという欠点があった。

この発明は上記問題点を除去し、A/D変換のビット数
を小さくでき、かつ特性のばらつきが少なくなるように
した非線形A/D変換回路及び非線形A/D変換方法の提供を
目的とする。

［発明の構成］ （課題を解決するための手段） この発明に係る非線形A/D変換回路は、演算器，積分
器，コンパレータより構成しアナログ信号をΔ−Σ変調
し前記アナログ信号の振幅に比例してパルス頻度が変化
するデジタル信号を得る帰還形のA/D変換手段と、このA
/D変換手段の帰還ループに接続した利得制御アンプと、
前記A/D変換手段からのデジタル信号をデジタル処理し
て出力すると共に、その出力特性を演算した結果より前
記帰還ループで帰還される帰還信号を対数変換するため
のアナログ電圧を生成しこの電圧で前記利得制御アンプ
を対数伸長動作させるデジタル信号処理手段とを具備し
たものであり、 この発明に係る非線形A/D変換方法は、入力されたア
ナログ信号と帰還信号との差分を積分し積分結果を比較
することにより前記アナログ信号の振幅に比例してパル
ス頻度が変化するデジタル信号を得ると共に、得られた
デジタル信号に所定の利得を与えて前記帰還信号として
帰還させる変換手順と、この変換手順によって得られた
前記デジタル信号をディジタル処理して出力すると共
に、出力特性を演算する出力手順と、この出力手順の演
算結果に基づいて前記変換手順の帰還信号を対数変換す
るためのアナログ電圧を生成する手順と、この手順によ
って生成されたアナログ電圧によって前記帰還信号の利
得を対数伸長させる手順とを具備したものである。

（作用） この発明は、Δ−Σ変調器の帰還経路に、利得が対数
伸長特性で利得制御される利得制御アンプを設ける構成
となるので、対数圧縮したアナログ信号をΔ−Σ変調す
ることになり、ノイズリダクション特性のばらつきが少
なく、かつA/D変換ビット数も少なくて済む。

（実施例） 以下、この発明を図示の実施例によって説明する。

第１図はこの発明に係る非線形A/D変換回路の一実施
例を示す回路図である。

第１において、端子１はアナログ信号1aの導入端子で
あり、この端子１からの信号1aは減算器２に入力してい
る。減算器2,積分器3,減算器4,積分器５及びコンパレー
タ６は、第８図で説明した二重積分形Δ−Σ変調器を構
成している。本実施例は、この変調器の帰還経路に利得
制御アンプ７を設けたことを特徴としている。

即ち，減算器２は、信号1aと利得制御アンプ７からの
帰還信号7aとの減算信号を次段積分器３に供給し、減算
器４は、積分器３からの信号と利得制御アンプ７からの
帰還信号7aとの減算信号を次段積分器５に供給してい
る。そして、サンプリング信号fsによって比較動作を行
うコンパレータ６は、変調出力6aを前記利得制御アンプ
７に帰還すると共に、データの間引きを行う間引きフィ
ルター８に供給している。間引きフィルター８は、サン
プリング周波数fsを整数分の１に低下した信号で変調出
力6aをサンプリングすることによって、変調出力6aより
データの間引きを行う。間引きフィルター８の出力は、
デジタルフィルターにて構成するエンファシス回路９を
介して端子13にローパス特性で帯域制限したデジタル出
力信号9aを導出している。

上記デジタル出力信号9aは、アナログ入力信号の振幅
に応じてパルス密度が変化するパルス列信号である。し
かして、このデジタル出力信号9aは、デジタルフィルタ
ー構成のウエイティング回路10にも供給してハイパス特
性による帯域制限を受ける。ウエイティング回路10は、
入力するデジタル出力信号9aが高域成分を多く含むとき
に、その高域成分のレベルを示す信号であって、利得制
御アンプ７の利得を抑制するデジタル信号を出力する。
次段レベルセンサ11は、ウエイティング回路10からのデ
ジタル信号の示すレベルを検知し、それを対数変換して
出力する。この対数変換出力もウエイティングレベルに
応じてパルス列の密度が変化するパルス列信号であり、
レベルセンサ11は、出力側に平滑コンデンサ12を設ける
ことで、上記パルス列信号を平滑出力する。平滑コンデ
ンサ12からの電圧は、利得制御信号11aとして利得制御
アンプ７に供給し、利得制御アンプ７が対数伸長動作す
るように利得制御している。

上記の構成において、Δ−Σ変調器の入出力特性は、
入力（1a）をx,出力（変調出力6a）をｙとして、 ｙ＝ｘ＋（１＋Z^-1）²E … の式で関係付けられる。但し、Ｅは量子化雑音である。
この式は、一般にノイズシェープ特性といわれ、右辺第
２項が十分に小さければ、ｙ＝ｘとなり、入力と出力が
等しくなる。換言すれば、入力と出力が等しくなるよう
に帰還が掛っていることになる。

このような性質を利用すると、本実施例のように帰還
経路中に利得制御アンプ７を設けることによって、利得
制御アンプ７の特性とは逆の特性，つまり対数圧縮特性
のΔ−Σ変調器が構成される。

こうして、コンパレータ６より得られる変調出力6aが
対数圧縮された信号であれば、間引きフィルター8,エン
ファシス回路９等によって構成するデジタル信号処理回
路は、第４図のような構成のデジタル方式に比し、半分
のビット数の処理を行えばことになる。例えば、80［d
B］（14ビット）のダイナミックレンジを得るのに、従
来では14ビットの割り算処理が必要であったが、本実施
例によれば、40［dB］（７ビット）の精度で良い。しか
も、割り算回路が不要なので、大幅に回路を削減するこ
とができる。また、ウエティング回路10やエンファシス
回路９は、デジタルフィルターによって構成できるの
で、フィルター特性の経時変化や初期ばらつきが原理的
に除去される。

次に、他の実施例を説明する。

第２図はこの発明の他の実施例を示す構成図である。
本実施例は、二重積分方式の代わりに、一重積分方式を
採用したものである。第２図において、第１図と同じ回
路要素に同一の符号を付して説明すると、減算器12,積
分器13及びコンパレータ14にて一重積分Δ−Σ変調器を
構成してある。そして、コンパレータ14の出力端と減算
器12との帰還経路に利得制御アンプ７を接続してある。
この利得制御アンプ７は、第１図と同様の構成のデジタ
ル信号処理回路即ち，ウエイティング回路10からのレベ
ル信号に基づく利得制御信号11aで利得制御を受けてい
る。この利得制御信号11aもレベルセンサ11によって対
数変換を受けた信号である。

上記一重積分形Δ−Σ変調器の、入出力関係式は、 ｙ＝ｘ＋（１−Z^-1）Ｅ … となる。右辺第２項が２次ではなく１次となる点が式
と異なるが、第１図の実施例と同様に、入出力特性は対
数圧縮特性を呈し、デジタル信号処理回路の演算ビット
数を削減することができる。但し、式の右辺第２項が
１次であることから、第１図の実施例と同程度のS/Nを
得るためには、より高い動作周波数でサンプリングする
必要がある。例えば、帯域が15［KHz］で、S/Nが80［d
B］の信号を得るためには、二重積分形では２［MHz］の
サンプリング周波数で済むが、一重積分形では12［MH
z］が必要となる。しかし、この実施例によれば、A/D変
換の精度が、７ビットの精度で良いことから、S/Nは40
［dB］あれば良い。一重積分形で40［dB］のS/Nを得に
は、１［MHz］のサンプリング周波数があれば良く、第
２図の回路を使用すれば、二重積分形を用いた場合より
さらに回路規模を縮小することができる。

［発明の効果］ 以上説明したようにこの発明によれば、信号処理の回
路規模を大きくすることなくノイズリダクション特性の
良好なA/D変換を行うことができる。

【図面の簡単な説明】

第１図はこの発明に係る非線形A/D変換回路の一実施例
を説明する構成図、第２図はこの発明の他の実施例を示
す構成図、第３図及び第４図は従来のA/D変換の方式を
説明する説明図、第５図は従来のA/D変換回路を示す構
成図、第６図及び第７図は別の従来構成を説明する構成
図、第８図及び第９図はΔ−Σ変調器を説明する構成図
である。 2,4……減算器、3,5……積分器、６……コンパレータ、
７……利得制御アンプ、８……間引きフィルター、９…
…エンファシス回路、10……ウエイティング回路、11…
…レベルセンサ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】演算器，積分器，コンパレータより構成し
   アナログ信号をΔ−Σ変調し前記アナログ信号の振幅に
   比例してパルス頻度が変化するデジタル信号を得る帰還
   形のA/D変換手段と、 このA/D変換手段の帰還ループに接続した利得制御アン
   プと、 前記A/D変換手段からのデジタル信号をデジタル処理し
   て出力すると共に、その出力特性を演算した結果より前
   記帰還ループで帰還される帰還信号を対数変換するため
   のアナログ電圧を生成しこの電圧で前記利得制御アンプ
   を対数伸長動作させるデジタル信号処理手段とを具備し
   たことを特徴とする非線形A/D変換回路。
2. 【請求項２】入力されたアナログ信号と帰還信号との差
   分を積分し積分結果を比較することにより前記アナログ
   信号の振幅に比例してパルス頻度が変化するデジタル信
   号を得ると共に、得られたデジタル信号に所定の利得を
   与えて前記帰還信号として帰還させる変換手順と、 この変換手順によって得られた前記デジタル信号をデジ
   タル処理して出力すると共に、出力特性を演算する出力
   手順と、 この出力手順の演算結果に基づいて前記変換手順の帰還
   信号を対数変換するためのアナログ電圧を生成する手順
   と、 この手順によって生成されたアナログ電圧によって前記
   帰還信号の利得を対数伸長させる手順とを具備したこと
   を特徴とする非線形A/D変換方法。